従来のFPGAよりも高速なSpeedster
この初代Speedsterは、冒頭に出てきたpicoPIPEをフルに利用した製品になっている。picoPIPEとはなにか? 例えば一般にFPGAは下図のように複数のロジックを組み合わせる形になるが、その際にロジックとロジックの間にはLatchと呼ばれるバッファが入る。
このバッファは外部のクロック信号で駆動される格好になるので、仮にLogic #1~#4の処理がものすごく高速であっても、この処理では最低でも5サイクルの所要時間が必要になる。
これに対してSpeedsterでは、入出力の前後にはLatchが入るが、Logic間の接続は独自のpicoPIPEと呼ばれる手法で接続される。このpicoPIPEはクロック信号と無関係に、いわば非同期で伝達を可能とする方法で、この結果としてLogic #1~#4が本当に高速に処理できれば、理論上は2サイクルで処理が完了する。入出力のLatchのみクロック信号に同期するからだ。
内部そのものは普通のCMOSプロセスではあるが、いわば非同期回路が構成できるために、処理次第では従来のFPGAよりもずっと高速に処理できるというのが同社の説明である。実際初代Speedsterシリーズは65nmプロセスでの製造でありながら、1.5GHz相当で動作するというのが当時の説明であった。
その一方でFPGAの容量そのものは大したことがなく、ローエンドのSPD30で24576 LUT、ハイエンドのSPD180でも163840 LUTという構成で、大規模な回路は構成できなかった。ただ「とにかく高速に処理できるFPGAが欲しい」という航空宇宙軍事方面(NASAなどが積極的に採用していたと記憶している)を中心に出荷されていた。
そのAchronix、2010年には次期製品にインテルの22nmプロセスを利用すると発表して一躍有名になった。実際のサンプル出荷開始は2012年8月、量産出荷はその1年後を予定していたものの、実際には2015年2月までずれ込んだ。
しかも当初、高性能向けのSpeedster22i HPと高ロジック密度のSpeedster22i HDの2つがラインナップされており、商品リストもそれぞれ発表されていたにも関わらず、量産出荷開始がアナウンスされたのは高ロジック密度のSpeedster22i HDのみ、というあたりから少し雲行きが怪しくなっていく。
最大の問題はプロセスであった。下の画像は2015年当時の同社のトップページに掲載されていた画像であるが、この当時はSpeedster22iに続き、引き続きインテルの14/10nmプロセスを使ってより高速化&微細化による大容量化のロードマップが立てられていた。
ところがこれ以前の2013年あたりからインテルの14nmが不調という話が出てきており、実際2014年に投入されたBroadwellはノート向けのみ。デスクトップ向けのBroadwell-Sは2015年になんとか出たものの、動作周波数が上がらずにSkylakeにすぐ切り替わる有様だった。
なんとか14nmが安定したのは2016年の14nm+以降で、ところがこれは全量インテルのプロセッサー向けに利用され、カスタム・ファウンドリーに回せる余力はなかった。その次の10nmに至っては現在もまだ不十分という有様で、見切りをつけたのは正解だったのだろう。先に出たeFPGA IPも第2世代に進化したが、こちらはTSMCの16nm/12nm向けに開発されており、これ以上インテルに頼っても無駄と判断したのだろう。
もう1つ、Speedster22i HPが量産されなかったのは、同社の顧客のニーズが変わってきたためと思われる。初代Speedsterは最初に書いたように航空宇宙防衛向けに結構利用されたが、こうしたニーズがSpeedster22i世代ではなくなりつつあったようだ。
それもあり、同社の顧客は(eFPGA IPを別にすると)通信系の顧客ということになった。そうしたこともあってか、2016年にはPCIeのカードにSpeedster22i HDを搭載したAccelerator-6Dカードを発表している。
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