このページの本文へ

ロードマップでわかる!当世プロセッサー事情第305回

スーパーコンピューターの系譜 プロセッサー密度を上げたBlueGene/P

2015年05月25日 12時00分更新

文● 大原雄介(http://www.yusuke-ohara.com/) 編集●北村/ASCII.jp

  • この記事をはてなブックマークに追加
  • 本文印刷

速度を大幅に高速化し、
メモリーもDDRからDDR2に変更

 BlueGene/Pは、PowerPC 450コア(+FPU)を4組組み合わせたマルチプロセッサー構成である。その概略が下の画像で、各々のコアには2次キャッシュが搭載されている。

BlueGene/Pのマルチプロセッサー構成。2次キャッシュに書き込みがあると、即座にそれが(自身以外の)スヌープユニットに通達されるという、スヌープフィルタリングとしてはやや力技のアプローチになっている

 ちなみに、いくら探してもこの2次キャッシュの容量が記載されていないのだが、後述のダイ写真から推定すると16KB程度だろう。そのダイ写真を見ると2次キャシュが共有のように見えるが、実際にはコア毎に個別になっており、かつそれぞれスヌープユニットが付きキャッシュのスヌーピングを処理しているようだ。

 2次キャッシュを含めたチップ全体の構造が下の画像で、2コアづつまとめてMultiplexing Switchを通して、共有SRAMや4MB×2の3次eDRAMに接続されるといった構造は、多分にBlueGene/Lのチップの構造を部分的に継承しているためだろう。

チップ全体の構造。引き続きShared SRAM(BlueGene/Lで言うところのMultiport shared SRAM)が残されているが、プロセス間の同期や通信など、これを使っていたアプリケーションの互換性を維持するためと思われる

 ただ、下にあるBlue Gene/Lのチップ構造と比較するとわかるが、外部とのリンクに関しては数そのものは同じだが、速度は大幅に高速化されており、メモリーもDDRからDDR2に変更されるなど性能の底上げに貢献している。

連載299回でも紹介したBlue Gene/Lのチップ構造。Multiport Shared SRAMは容量16KBであるが、これはキャッシュ用ではなくプロセッサー間通信用のScratch Padとなっている

 もっとも1つのチップあたりのコア数は倍増しているので、このくらい性能を上げないと辻褄が合わないということかもしれない。

 さてそのダイが下の画像である。全体としてはかなりよく頑張ったというか、苦労して収めた感じがよくわかる。

BlueGene/Pのダイ写真。これだけ見ていると2次キャッシュは2つのPowerPCコアで共有しているかのようだが、論理的には分離しているようだ

 先の2次キャッシュがコアあたり16KBというのは、この写真における2次キャッシュ領域のSRAMアレイの面積を、PowerPCコアの1次キャッシュと思しきSRAMアレイと比較しての考察である

 プロセスは90nm銅配線のCu-08を利用し、850MHz動作で16Wとなっている。ダイサイズ173mm2、トランジスタ数2億800万というのは、同じ90nmプロセスを使ったインテルのPentium 4が112mm2でトランジスタ数1億2500万個と比較すると、トランジスタ密度は同程度である。

 ただしPentium 4が3.4GHzまで動作周波数が上がる代わりにTDPは89W、他方BlueGene/Pは850MHzに抑えてTDPは16Wである。SIMD演算を除外して純粋にFPUの性能を比較すると、倍精度演算の場合Pentium4は3.4GFLOPS、一方BlueGene/Pは13.6GFLOPSということで、ダイサイズこそやや大きめながらBlueGene/Pの性能の高さや性能/消費電力比の良さがわかる。

→次のページヘ続く (ほぼ2倍のプロセッサー密度を実現

この連載の記事

注目ニュース

ASCII倶楽部

最新記事

プレミアムPC試用レポート

ピックアップ

ASCII.jp RSS2.0 配信中

ASCII.jpメール デジタルMac/iPodマガジン