1月18日、富士通は同社のSPARC 64プロセッサーの10世代目となる「SPARC64 X（テン）」を搭載するUNIXサーバーの新製品「SPARC M10」の提供開始を発表した。HPCシステムを除くビジネス用途向けサーバーで世界最高性能となる整数演算性能を実現する高性能と、メインフレーム級の高信頼性を実現している。
高速リアルタイム処理に対応するミッションクリティカルサーバー
SPARC M10（スパーク エムテン）は、SPARC64 Xプロセッサーによる高い処理性能と、メインフレームの技術を取り込んだ高信頼性を特徴とする。前世代に当たるSPARC Enterprise Mシリーズが5機種で構成されていたのに対し、SPARC M10は「SPARC M10-1」「SPARC M10-4」「SPARC M10-4S」の3機種に整理された。
SPARC M10は、従来のSPARC Enterprise Mシリーズの後継に当たる。なお、“M”はミッションクリティカルを意味し、“10”は10世代目ということから名付けられている
SPARC M10-1はシングルプロセッサーで最大16コアが利用可能、メモリは最大512GBを搭載可能な1Uラックマウントサーバー。2.8GHz 1CPUでメモリ32GB、600GBディスクの標準構成の価格は220万円から。
SPARC M10-1
SPARC M10-4はラインナップの中核に位置する最大4CPUの4Uラックマウントサーバー。2.8GHz 2CPUでメモリ64GB、600GBディスクの標準構成の価格は570万1000円から。
SPARC M10-4Sは、SPARC M10-4と実質的に同等の筐体を最大16台接続可能としたハイエンドモデルとなる。独自開発による帯域幅14.5Gbpsの高速インターコネクトで筐体間を相互接続することで、最大構成時には筐体16台、64CPUで1024コアという世界最大規模のSMPシステムとなる。相互接続のためのインターコネクトの有無がSPARC M10-4との違いだと考えて良いだろう。3.0GHz 2CPUでメモリ64GB、600GBディスクの標準構成の価格は1516万3000円から。
最大4CPUの4UラックマウントサーバーSPARC M10-4の外観
SPARC M10-4S。ラックの下から4台のM10-4S、次いでラック中央部にクロスバー方式の独自インターコネクト装置が2台、さらに最上部まで4台のM10-4Sが収容されている。2ラックで最大16台のM10-4Sを1システムとして運用できる
“自立型循環液冷システム（LLC）”とRAS機能
SPARC M10-4の内部カットモデル
SPARC M10では、高性能を実現するために設計上のさまざまな工夫を取り入れている。まず、レイテンシを最小化するためにメモリDIMM/CPU間の距離を最小化し、CPUソケットを囲むようにDIMMソケットが配置された。
SPARC64 Xでは、x86系CPUでも主流となりつつあるCPUにメモリコントローラーを内蔵する設計を採っているため、CPUとDIMMが最短距離で直結される形になっている。DIMMの冷却の都合上、DIMMソケットは冷却気流を妨げないよう並べる必要がある。さらにM10-4／4Sでは2CPUを実装するCPU／メモリボードを2枚重ねるデザインとなっていることから、CPUを2つ並べるスペースが必要だ。結果としてラック前面から背面へ向かう冷却気流の流れの方向に沿って2つのCPUが縦に並ぶ形にならざるを得ず、通常の空冷では後側に位置するCPUの冷却不良が出ることが予想される。
そこで、M10-4／4Sでは“自立型循環液冷システム（LLC）”を採用した。いわば、ヒートシンクの内部に冷却液が封入されている、といった形になる。2つのCPUから熱を奪った冷却液は筐体背面の冷却ファンの直前に置かれたラジエーターに導かれてそこで冷却され、再度CPUに循環していく。
SPARC M10-4／4Sで採用された冷却システム“LLC”の構造。CPUとメモリDIMMを極限まで近づけて低レイテンシ化を図るために液冷技術が導入された
この構造を採ったことでCPU 1個単位での増設には対応せず、CPU／メモリボードは2CPUを実装した状態で提供される。そこで、段階的な処理性能向上を実現するための方策として2コア単位のアクティベーションが導入されている。M10-4Sの場合、標準価格の構成では2CPUのうち4コアがアクティベーションされた状態になっている。処理能力が不足した場合には、2コア単位でアクティベーションを行なっていくことで順次処理能力を向上させ、最大32コアまでハードウェア構成の変更なしに拡張できるわけだ。その後は、CPU／メモリボードを追加して4CPU構成に拡張するか、あるいは筐体を追加することで機能拡張が継続できる。
システムの段階的な性能向上を実現するため、2コア単位でのアクティベーション方式が提供される
また、メインフレームクラスの信頼性を確保するため、プロセッサー自体に徹底的なデータ保護機能を実装している点も特徴となる。CPU上に設置されたエラー検出回路は約5万3000個に達するといい、L2キャッシュコントローラー部分などの一部を除き、プロセッサー上のほとんどの回路ではエラー検出と自己修復が可能とされている。例外となったL2キャッシュコントローラー部などでもエラー検出は実現されており、宇宙線によるビット反転などが生じた場合でも処理内容に影響を与えないよう対策されている。
SPARC64 Xでは、前世代のSPARC64 VIIからさらに強化された高信頼性機能が実装されている
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