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【IEEE 2001 ISSCC レポート後編】インテル、IBM、コンパックなどがGHz級プロセッサ技術を発表

2001年02月09日 23時11分更新

文● Dr.Octopus

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2月5~7日にサンフランシスコのホテルで開催された“IEEE 2001 ISSCC(国際固体回路学会)”(IEEE Solid-State Circuits Society主催)のレポート後編は、インテル、IBM、コンパック コンピュータなどの高速マイクロプロセッサ技術の発表についてお送りする。

2001 ISSCC参加者に配布される資料
2001 ISSCC参加者に配布される資料

ISSCCの華、1GHzオーバープロセッサ

ISSCCの華の1つは、マイクロプロセッサの速度限界に挑戦することだろう。1GHzの壁をついに破ったマイクロプロセッサは、2010年には10GHzから30GHzへの領域に踏み込むと見られている。しかし、そこには熱(消費電力)の壁が大きく立ちはだかっている。また、回路の微細化によるノイズの影響も無視できなくなってきた。1GHzを超えたプロセッサの設計者達は、これまでとは異なる問題に対処しようとしている。

エネルギー密度は太陽表面並みへ

今年のISSCCでは、基調講演に(株)NTTドコモの榎取締役、ベルギーのアルカテル・マイクロエレクトロニクス社のLeon Cloetens副社長、米インテル社のCTO(最高技術責任者)であるPatrick P. Gelsinger副社長の3氏が立った。榎氏はiモードの誕生とこれまでの経過を示し、'99年2月に誕生したiモードが2年を経て1853万986人のユーザー(2001年1月30日現在)を抱えるまでになったことが報告された。iモードではLCDの進化に注意を払い、ユーザーが持つ「より見やすい画面」を実現してきたこと、消費電力を低く抑えるため使われるプロセッサは動作周波数100MHzで消費電力100mWの線を目標値としていることなどが明らかにされた。

Cloetens氏は、ネットワークアクセス回線の進化を話題とし、現在のxDSLの先には必ずや光ファイバーの時代が来るとの考えを示した。その構成はPON(Passive Optical Network)で、スプリッタを使って局側では1本のファイバを複数の加入者に分配するものである。この構成が光ファイバによるサービスをコスト的に成立させるものであると指摘した。

Gelsinger氏は「我々は、どれだけ有効にチップ上のトランジスタを使用してきたのだろうか」と問い掛けることから講演を始めた。ダイサイズは毎年7%の割合で増え、消費電力は指数関数的に増加しているとの現状を指摘した。将来は、現在の約50倍の動作周波数を持ったプロセッサが可能になるが、50倍のうちわけは13倍分が製造プロセスの進化によるもので、4倍分が深いパイプラインなどのマイクロアーキテクチャの進化によるものだろうと予測した。一方、性能は75倍になることが期待されていて、13倍分が周波数によるもの、6倍分がマイクロアーキテクチャによるものという。

この結果30GHzのプロセッサの登場も2010年頃に見込まれるが、現在の延長で考えるとそのプロセッサは5000Wもの電力を消費することになる。現在は、10W/cm2であり、これはホットプレート程度だが、500W/cm2で原子炉並となり、前出の5000W/cm2は太陽表面のエネルギー密度に匹敵する。同氏は、この問題を早急に解決することの必要性を強く説いていた。今後のプロセッサについては、マルチスレッディング(※1)の導入などでメモリアクセスのペナルティを有効に活用(※2)すると同時に、チップ上のL2キャッシュを拡大するなどの方向が取られるとの見方を示していた。その結果、2010年頃には10億~100億トランジスタを積み、1TIPS(※3)の能力を持つマイクロプロセッサも登場しようと予測した。ただし、エネルギー効率を上げる必要があることを再度指摘することを忘れなかった。

※1 マルチスレッディング:複数の小さなプログラムを平行して動作させること。

※2 メモリアクセスのペナルティを有効活用:プロセッサから見たメモリの下の階層(L2、L3、メインメモリ)をアクセスしている間は、プロセッサのパイプラインは働いていない。これを“ペナルティ”と呼ぶ。このペナルティでパイプラインが止まっている間に別のスレッドを実行すればプロセッサの空き時間がなくなるというもの。

※3 TIPS(テラインストラクション毎秒):インストラクションとはプロセッサコアが処理する命令。1秒間に1兆回の命令を処理できるということ。

ブルドーザーのようなIBM戦法

IBMと聞いて、今も赤字を垂れ流しながら時代遅れのメインフレームを作っている恐竜のような企業、と考えるならばすぐに悔い改めたほうが良い。さもなくば、1GHz超の速度を持つマルチチップモジュールの熱で火炙りにされるだろう。今回、IBMからはワークステーション用の“POWER4プロセッサ”、メインフレーム用“z900マイクロプロセッサ”、そして将来のプロセッサに使われるであろう命令バッファの設計技術が発表されたが、いずれもクロックは1GHzを超えている。

中でも圧巻は、メインフレーム用z900プロセッサである。z900は1命令発行のCISCで、2命令発行のRISCプロセッサに相当する性能という。パイプラインは浅く、7段である。IBMは「パイプラインを深くすれば周波数は上げられるが、分岐ミスや割り込みが増え、性能は上がらない」と主張する。この考えは、POWERおよびPowerPCプロッッサにも反映されていると見え、これらのプロセッサは比較的浅いパイプライン構造を取っている。回路が複雑なためクロック周波数の向上が難しいとされているCISCで、堂々と駆動周波数を上げてゆくIBMのアプローチは注目に値する。z900では、20ものCPUチップをマルチチップモジュール(複数のチップを1つにまとめたもの)に集積し、メインフレームの底力を発揮している。強力な冷却機構で、温度は10度に保たれているが1.1GHzで44Wを消費する。

POWER4プロセッサも2つのコアを使ったマルチプロセッサである。L2キャッシュを共用するこの構造は、高速なデータ交換が必要な処理に適しており、ワークステーションに向いている。ワークステーション用プロセッサというと、Pentium系のプロセッサに比べて鈍重なイメージがあるが、POWER4も1GHzを超えている。こちらは、z900とは対照的に、非整順発行(※4)のスーパースケーラで、ある瞬間を取ってみるとCPU内に200以上の命令が実行中または待機中で存在するという重量級である。このプロセッサは、1.1GHz動作時に115Wを消費する。

※4 非整順発行(アウト・オブ・オーダー):マイクロプロセッサの処理を高速化するための手法の1つで、プログラムで記述されている順序とは異なる順序でプログラム中の命令を実行すること。

命令バッファの発表は、1.8GHzでいかに安定動作させるかという回路技術の発表だった。やがてこれが高速プロセッサに実装されてゆくだろう。z900の発表の際「なぜSOI(※5)を使っていないのか」との質問が出たが、「SOIが使えなかったからだ。設計は4年前に始めた」との答えであった。4年前から設計を行ない、現在の最先端を実現できるその底力は驚異的だ。

※5 SOI(Silicon on Insulator):半導体形成時に、シリコンの基盤の上に、薄く絶縁膜を置き、その上に半導体を形成することで、半導体部分とシリコン部分の間に小さなコンデンサーができてしまうのを防ぎ、高速・低消費電力化を実現する技術。

IA-64を見せないインテル

インテルは、第2世代のIA-64に関する論文の発表を見送った。IA-64の主流となると見られていた第2世代チップの論文が取り下げられたことは、何か明かしたくない事件があったことをうかがわせる。一方で32bit路線は元気だった。800MHzまで周波数が伸びた“StrongARM”のシリーズ、500psec(ピコ秒)以下の動作時間を目指したSOIを利用したALU設計技術、4GHz動作の整数ユニットなど、さらなる高速化に向けての基盤技術が揃って来ていることを示している。

SOIは、IBMが実用化したことで注目が高まっているが、これは従来のCMOSでのトランジスタレベルの設計をそのまま移植しただけでは十分な効果を得られない。SOIに適した設計を行なう必要がある。今回のインテルの発表で、単純な移植の場合と最適化設計をした場合で、どの程度の差異が出るかが明かされた。今回の実施例では単純な移植に比べて5%の性能向上が見られ、性能を搾り出す際に有効なことが見てとれた。同時にインテルはまだ銅配線を行ないたくないとの感触も得られた。

21364、MAJC、MIPSの進化

コンパックが開発しているAlphaプロセッサ『21364』は、高クロック周波数に加えて、疎結合マルチプロセッサで速度向上を目指している。並列処理を指向したトランスピュータ(※6)のような4方向のI/Oチャネルを持つこのプロセッサは、メッシュ状に組むマルチプロセッサとなることを当初から想定している。プロセッサ間の接続には特別な回路は必要とせず、プロセッサ同士直結できる。銅配線技術を導入し消費電力を抑えている。発表者によれば「リーク電流を見誤っては大変なことになる」という。トランジスタのレベルでの設計を見直し、1.3GHz(コア電圧1.65V)で65Wの消費電力まで抑え込んだ。

※6 トランスピュータ(Transputer):英Inmos社が開発した、並列処理コンピュータのためのCPU部品。CPUの組み合わせは自由に行なえる。なお、Inmosは'87年に仏STマイクロエレクトロニクス社に買収された。

米サン・マイクロシステムズ社が開発中のJavaプロセッサ“MAJC”は、2つのコアが乗ったL2キャッシュ共用密結合型のプロセッサであることが明らかにされた。9段パイプラインというクロック周波数と実効効率の両方を狙っている中庸の構造だ。500MHzのクロックで6GFLOPS(※7)の浮動小数点処理が可能といい、DSPに負けない能力がある。MAJCによりJavaで記述された処理がDSPが活躍する分野に進出することを目指していると考えられる。1290万個のトランジスタを0.22μmルールの6層銅配線CMOSを用いて、276mm2に集積した。500MHz1.8Vで18Wを消費する。

※7 GFLOPS:1秒間に浮動小数点演算を何回できるかを表わす単位がFLOPS。GFLOPSは1秒間に10億回の浮動小数点演算ができるということ。

米MIPSテクノロジーズ社は、製造プロセス間の移転を考慮した組込用MIPSプロセッサ(より正確にはプロセッサの設計技術)“MIPS64 R20K”を開発した。もととも、MIPSテクノロジーズはOEM先各社のプロセスに合わせてパターン設計を行なってきたが、“MIPS16”や“MIPS32”でプロセスに合わせて再設計可能な設計図を売り出す形となった。今回の発表はその一環であると考えられる。すでに3つの製造プロセス上(0.18μmと0.13μm)でこのプロセッサが製造されている。

地味ながらも奇抜な設計で注目されてきた米ヒューレット・パッカード社は、“PA-RISCプロセッサ”を1GHz動作の大台に乗せた。1.5MBのデータキャッシュと0.75MBの命令キャッシュを積むという巨大キャッシュ内蔵型である。2000年モデルは600MHzであったので、大幅な周波数アップだ。

富士通が新型回路技法を発表

大型プロセッサの発表が続くなかで、地味だが重要な示唆に富んだ回路技術が富士通研究所から発表された。これまでの回路に比べて、速度を損失することなく消費電力が落とせるというものだ。また、SOI技術を使った際に問題となるヒストリーエフェクト(※8)の発生も抑え込める。デスクトップ原子炉を作らないためにも、これからはトランジスタレベルでの消費電力抑制が大切になってくる。この発表ですべてが解決するわけではないが、重要なステップとなる。

※8 ヒストリーエフェクト:動作を繰り返すと、反応速度や閾値が変化する現象。

汎用プロセッサの世界では、今日も元気に大型高速化が進んでいることが見て取れる。チップ上でのSMP(対称型マルチプロセッサ)は当然となり、今後はより多くのCPUコアが乗ってくるだろう。問題は熱である。これを克服した会社が次世代での処理の鍵を握ると見られる。

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