ロードマップでわかる！当世プロセッサー事情 第814回

インテルがチップレット接続の標準化を画策、小さなチップレットを多数つなげて性能向上を目指す　インテル CPUロードマップ

6スレッドで動作をさせたところ6FPSの処理性能を実現
ハードウェアのスペック的には30fpsまで持っていける

　メモリータイル×3+コンピュートタイル×1の構成でResNetを動かしてみた際の消費電流と所要時間が下の画像である。

ResNet50を利用してのImage Classification(分類)の結果は、悪いものではない

　CNNが17層、GEMMが37層、加算が16層、PoolingとSoftMaxがそれぞれ1層で合計72層の処理になるが、300MHzなら1秒程度で処理可能。150MHzになると大分間延びして2.7秒近くになっている。この間延びの理由の分析が下の画像だ。ただ今回は全部で4タイルでの処理なので、単純に言っても20タイルを全部動かせば5スレッドは同時に走らせられる計算になる。

やはりタイル間の通信がレイテンシーの大きな要因となる。ちなみにこの数値は300MHz動作の場合の話であろう。これを例えば1.5GHzまで動作周波数を引き上げれば30fpsになり、その際の消費電力は2.5Wに収まるという推定だが、実際にはもう少し消費電力は増えそうな気がする

　インテルによれば6スレッド動作をさせたところ6FPSの処理性能が実現でき、ハードウェアのスペック的には30fpsまで持っていけるとしている。ただしこのタイル間の通信がけっこう大きなボトルネックになっており、これをなくすだけで3倍高速になることを考えると、この方式で商用製品に持ち込むにはもう一捻り、二捻りする必要がありそうという結果になった。

　このチップレットを使った複数コアの考え方は、IEDMで発表された「小さなチップレットを多数つなげる」に通じるものがあるのだが、実際にはまだ大きなチップレットを少数つなげる方が性能が出やすい、という結果に終わったのは(皮肉ではあるが)意味がある結果ではあったことになる。

　これを改善するには、インターコネクトの方法を変更するか、やはり3D方向に積層するか、それともなにか別の手段をもってくるか、いずれにせよまだ研究が必要であることは間違いなさそうだ。