ロードマップでわかる！当世プロセッサー事情 第812回

2倍の帯域をほぼ同等の電力で実現するTSMCのHPC向け次世代SoIC　IEDM 2024レポート

当初は歩留まりが平均70%程度とかなり低い数値だったが
今ではかなり歩留まりを改善できた

　CSAMテストをパスしても、実際にやってみたらTSVの接合不良があった、ということは当然あり得る。特にこれが顕著なのはディジーチェーン、つまり複数のTSVにまたがるように配線がつながるケースである。

複数のTSVにまたがるように配線がつながるケース

　この場合、一ヵ所でもTSVの接続が不良だと全体が断線することになる。もちろん実際には接続を一ヵ所だけにするのはリスクが高いので、複数の接続箇所を利用することで、多少の接続不良があっても問題ないように配慮するのが一般的であるが、それはそれとしてテストでは実際にこうしたディジーチェーンの配線をいろいろ用意して歩留まりを確認している。

間にごみなどが入っていたりすると、Type A～Cのように見えるので問題があるとわかる。もちろんCSAMですべての欠陥が確認できるわけではないが、逆に言えばCSAMレベルでは100%の歩留まりになるくらいにしないと、量産時の歩留まりが大きく下がることになる

　当初は歩留まりが平均70%程度とかなり低い数値だったが、今ではかなり歩留まりを改善できたとしている。またこの際の熱抵抗を、ほぼ半減できたとしている。

右のグラフは、ウェハー全体での歩留まりのもので、初期段階では最悪半分がアウトだったのが、今では悪くても8割は確保できているとのこと。ここまで高ければ、冗長VIAを利用することでほぼ歩留まりを100%に持っていけるだろう

ボトムダイの熱をトップダイ経由で放熱する際の熱伝導経路としてこの接続部が使われるので、ここでの熱抵抗削減は重要である

　耐久性としては、まずはエレクトロマイグレーション(金属中に電流が流れている時に原子が移動する現象)とストレスマイグレーション(温度を上げたときにストレスが発生し配線が断線する現象)がどちらも基準値を上回る成績を出しているとし、またパッケージの信頼性試験も問題なく通ったとしている。

エレクトロマイグレーションは連載464回などでも説明している。ストレスマイグレーションは機械的振動などによる破壊である。半導体といっても無限に使えるわけではなく次第に劣化していくのは避けられないが、少なくともこの結果を見る限り、先にトランジスタ層の方が劣化して使えなくなりそうだ

MRはMass Reflowで、3回のリフロー(半田槽の中にパッケージを突っ込んではんだ付けする作業)に耐えるというもの。TCGは温度変化、HASTは加速度試験(振動)、HTSは長期間の高温に晒した状態での信頼性をそれぞれ試験する

　ただ、例えば長時間連続稼働した場合には多少電圧がずれる場合があるとしている。これはチップレット側で対応というよりもSoICプロセスの方の最適化で対応するとしている。

縦軸がa.u.(任意単位)なので正確にどの程度なのかというのは示されていない(ここは企業秘密の部分である)が、動作温度を定格+30度で4時間連続稼働すると、多少変化があることが示されている