ロードマップでわかる！当世プロセッサー事情 第689回

Zen 4アーキテクチャー詳細の続報　3D V-Cacheやメモリー、内蔵GPUなど　AMD CPUロードマップ

　連載687回でZen 4の内部構造を解説したが、そこで書ききれなかった話を今回まとめて説明しよう。

3D V-Cacheのダイ構造がようやく判明
Zen 4世代でも同じく64MBダイを1個搭載する？

　Zen 4のアップデートと銘打っておいていきなりZen 3世代に話が戻るのだが、Zen 4でも3D V-Cache搭載製品が登場する予定になっている。その絡みで3D V-Cacheの物理構造が判明したので説明したい。

　3D V-Cacheの最初の内部構造は連載618回で説明したとおり。ついでTech InsightによるTSV周りの解析結果を連載651回で説明した。そして今年のISSCCでAMDが公開した3D V-Cache周りの説明が連載659回である。

　これで電気的な接続方法や物理的な構造などはほぼすべて明らかにされた格好だが、唯一不明だったのがダイそのものの容量にまつわる謎である。

　もともとZen 3ではCCD上の3次キャッシュの面積はほぼ36mm²ほど。そして3D V-Cacheもやはりダイ1つあたり36mm²ほどになっており、普通に考えたらダイ1つの容量は32MBにならないとおかしいのだが、AMDは一貫して「ダイ1つで64MB」と説明している。この謎を解くにはやはり直接スタッフに聞かないとどうしようもないのだが、やっと今回Zen 4にかこつけてこうした機会に恵まれたわけだ。

　さて筆者はこのミスマッチに関し「32MB 3D V-Cacheのダイを2枚積層しており、AMDはこの2枚を1つのダイと称しているのではないか？」とこれまで説明してきたのだが、これは半分正解、半分間違いであった。

　スタッフの説明による3D V-Cacheの製造方法が下図に示す形だ。

3D V-Cacheの製造方法

　まず32MBのSRAMダイを2つ製造する((1)と(2))。このSRAMダイは、複雑な配線層は要らない(SRAMのルーティングはTSVを経由してCCD側で行なう)から、SRAMそのものを構成するのに必要なM1～M2(M3?)＋2層程度で製造可能だろう。

　ただしCCDと異なり、積層する関係でシリコンそのものは限界まで削る(多分絶縁用のSiO2層を残す程度)必要があるので、CCDよりは製造工程は減る一方で、CCDとは異なる工程が入る格好になる。

　こうして2枚の32MB SRAMができたら、これに熱をかけて一体化させる(3)。これによって、AMDのいう「1枚で64MBのSRAMダイ」ができあがる格好だ。最後にこれをCCDに積層(4)して、作業は終了である。なるほど、AMDが「1ダイあたり64MB」と説明するわけである。

　なぜこんな構造にしたのか？　逆に言えば、SoICを使って2層を積層する方策を取らなかった理由はなぜか？　という話に関しては今回も不明なままである。

　ただ可能性で言えば、今でこそSoICはある程度実績も増えてきたが、AMDがZen 3の設計をしていた当時はそこまでの信頼性を確保しきれていなかった、というあたりが正確なところなのかもしれない。

　ダイをTSV経由で3D積層することそのものが当時はチャレンジであり、積層するダイを2枚にするのはさらに難易度が上がる、という判断だったとしても不思議ではない。

　逆に言えば、Zen 4世代でも同じように1つのダイに集積した上で実装するのか、それとも32MBのダイを2枚積層する形にするのかは、まだ定かではない。ただAMDのこれまでの流れで考えると、自身で開発した新技術をけっこう大事に長期間使う傾向があることを考えると、Zen 4世代でも同じく64MBダイを1個搭載する形になるように思える。