ロードマップでわかる！当世プロセッサー事情 第648回

VIA C3を開発したCentaurをインテルが買収、もとはMIPSだったArchiTekのRISC-Vコア

もとはMIPSだったArchiTekのRISC-Vコア

　連載639回でArchiTekのAiOnIcプロセッサーを紹介したが、このチップの中でHigh Performance AIに利用されているRISC-Vコアの詳細は原稿執筆時点では不明であった。

　ところが今年11月に横浜で行われたRISC-V Days Tokyo 2021 AutumnでArchiTekも講演しており、ここでRISC-Vコアの詳細が明らかにされたので補足しておきたい。まずコアそのものであるが、ベースとなったのはMIPS32コアで、これをRISC-Vに作り替えたもの、というなかなかおもしろいものだった。

東京農工大 中條研究室の中條拓伯准教授は国内大学機関でRISC-Vを牽引する1人でもあり、最近ではヘネパタ本の第6版(RISC-Vバージョン)の訳者のお一人でもある。それにしても「MIPS(改)」というのはなんだったのか気になるところだ

　実はMIPS自体が現在RISC-Vへの対応を進めており、次世代MIPSコアはMIPSとRISC-Vの両対応になることが昨年11月に発表されている。よって、既存のMIPSコアがなにかしらあるのであれば、これをRISC-V対応にするのは容易だったと思われる。

　ただSMTの目的はメモリーアクセスのレイテンシー遮蔽ではなく、High Performance AIエンジンからの多重リクエストに対して迅速に対応するため、というのは少し意外であった。内部構成はアウト・オブ・オーダーではあるが、同時2命令発行と比較的小規模なもので、また命令セットはFPUなどを一切含まないRV32I+独自命令という構成であった。

多重リクエストをさばくのに2スレッドで十分なのか？　はよくわからない。これはpssからどの程度の頻度でリクエストが入るかに依存するからだ

　確かにここまで割り切れば、12nmプロセスでエリアサイズ0.1mm²というのも納得である。パイプラインは7段であるが、アウト・オブ・オーダーを実装しているにしてはシンプルな構成である。

　またVector Unitも搭載されておらず、その意味ではデータ処理「以外」を受け持つことが明白な構成である。

こうした組み込みであれば64bitアドレスも不要ということで、RV32Iとなっている。RV32Iは純粋に32bitの整数演算命令の基本「だけ」である。したがってALUもかなりシンプルに実装できたと思われる

　連載639回では「これはSMTに対応したRISC-Vコア(おそらくこちらもRV32系だろう)にVector Extensionを付けたコアが実装されており、このVector Extensionをブン廻すことで対応する形だ」と書いたが、RV32はともかくVector Extensionを使うような作業はRISC-Vコアにはさせない、という形の割り切りになっていることが明らかである。

　ちなみに試作のbeppuチップが下の画像だ。beppuで動き解析を行なうと0.5Wで5.72fpsを実現できるが、同じことをNVIDIAのJetson Nanoを使うと2Wでしかも1.53fpsしか性能が出ない、としている。

試作のbeppuチップ。RISC-Vコアは左上に小さく配されているのがわかる。カスタム命令の部分がおそらくはオレンジ色の部分であろう

　ただbeppuはあくまでも試作で、量産チップのchichibuは2022年末に登場という話であった。

chichibuはTSMCの7nmあたりかと思ったが、引き続きTSMCの12nmのままであった。ダイサイズは30平方mmでしかなく、これなら確かに量産コストで10ドル未満はかなり確実に実現できるだろう