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Intel Architecture Day 2021で発表された11のテーマ　インテル CPUロードマップ

2021年08月23日 12時00分更新

文● 大原雄介（http://www.yusuke-ohara.com/）　編集●北村／ASCII

Sapphire Rapids

　Sapphire Rapids、連載586回で推定図を紹介したが、構成的にはこれとあまり変わらないものが出てきた。

4つのダイは、パッケージ中央のEMIBで相互接続される

　現時点でコア数などは不明のままだが、それぞれのダイにコアとメモリーコントローラー、UPI/PCIe、それとアクセラレーターが搭載される格好になる。

実際には2種類のダイが必要になりそうな気がする、という話は次回以降Sapphire Rapidsの回で説明する

　コアそのものはP-Coreだが、Alder LakeはL2(ML:Mid Level)キャッシュが1.25MBなのに対してSapphire Rapidsは2MBに増量されているほか、大きな違いとしてAVX512が実装されている。

Alder LakeはAVX512がないのか？　というと、実際にはあって無効化されているだけだと筆者は考えている。理由は次回以降Alder Lakeの回で説明する

　その他特徴として、AMXを含むアクセラレーター拡張機能(AiA:Accelerator interface Architecture)なるものが実装され、またAVX512はFP16がサポートされるなど、いくつかのサーバー向け拡張機能が有効化されている。

Cache ManagementのCLDEMOTEは現時点で一切説明はなし。HotChipsに期待したいところだ

　Sapphire Rapidsではまた、AMX以外にIPU(Infrastructure Processing Unit)も実装されている。IPUは今年6月に発表されたもので、現時点で具体的な話は出てきていないのだが、これをSapphire Rapidsに搭載すると、定型処理に関してCPUからオフロードすることで、CPUをメインの処理により専念させられる。

IPUで一番わかりやすいのが、例えばTCPのオフロードである。今まではイーサネットカードにこれを搭載していた(今後も搭載される予定だ)が、それとは別にこうしたものを処理する専用コプロセッサー(というよりアクセラレーター)を載せた

　I/Fとしては、UPIが4組とPCIe 5.0/CXL 1.1が実装されることが発表された。またメモリーコントローラーはダイあたり2chのDDRなのは想定通り。HBMに関してはメモリーコントローラーとは別の場所につながっているが、これは単にこれは図版の問題であって、実際はメモリーコントローラーにつながっているものと考えられる。

I/FのUPIが4組なのは筆者の想定通り。ただ、Sapphire Rapidsの内部構成図で斜め方向のリンクはなかった。それはともかく、1組あたり24レーンというのがよくわからない。このあたりもHotChipsで解説を期待したいところだ

メモリーコントローラーはダイあたり2chのDDR。謎の“Optane Persistent Memory 3000 Series”もサポートする(現行はまだ200 Series)

HBMは図版ではメモリーコントローラーとは別の場所につながっているが、実際にはメモリーコントローラーにつながっているはずだ。また、Hybrid Modeを使うには、容量がやや足りない気もする

　なお、連載623回で、Knights LandingではMCDRAMとDDR3の組み合わせに3種類のモードがあることを説明したが、Sapphire RapidsではHybrid Modeは省かれ、Flat ModeとCacing Modeの2種類だけが提供されるそうだ。

MCDRAMのモード
Cache Mode	DDR4メモリーのキャッシュとして使う
Flat Mode	MCDRAMもメモリーの一部として扱う
Hybrid Mode	MCDRAMの一部をキャッシュに割り当て、残りをメモリーの一部として扱う