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インテル、技術セミナー“Intel R&D Day”を開催――研究開発方針やベンチャー企業への投資などを説明

2004年10月20日 20時47分更新

文● 編集部 小西利明

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インテル(株)は19日、IT技術に関わる企業や大学、政府研究機関、報道関係者などを集めた技術セミナー“Intel R&D Day”を開催し、同社の注力するシリコン技術の研究開発の方針や、ベンチャー企業への投資戦略、ワイヤレスUSBの研究開発への取り組みなどについての説明を行なった。このイベントは同社の研究開発や製造技術開発の方針とその成果、外部の企業や教育機関との連携などについての説明会で、昨年10月に初めて開催され、今回が2回目となる。セミナーでは6つのテーマ別に講演が行なわれた。



     
  • 基調講演 イノベーション@インテル
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  • インテルのプラットフォーム関連研究開発
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  • インテルの製造技術について
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  • 最先端技術に対するインテルの投資戦略
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  • ワイヤレスUSBの研究開発について
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  • インテルのグローバル技術標準戦略について
米インテル上級副社長兼CTOのパトリック・ゲルシンガー氏
米インテル上級副社長兼CTOのパトリック・ゲルシンガー氏

初めに行なわれた基調講演では、米インテル社上級副社長兼CTO(最高技術責任者)のパトリック・ゲルシンガー(Patrick P.Gelsinger)氏が同社の研究開発への取り組み全般について語った。それによるとインテル全社では世界各地に75の研究拠点があり、7000人以上が(製品以外の)研究開発に携わっているという。研究開発に投じられる予算も、2004年だけで約47億ドル(約5103億円)にもなるという。また「ワールドワイドでのネットワークに焦点を当てている」(ゲルシンガー氏)ということで、各地に研究開発部門を分散しているだけでなく、それによって各地の大学や他の企業の研究部門との協力や投資を行なっている。こうした産学連携の枠組みをゲルシンガー氏は“リサーチパイプライン”と呼んだ。

またゲルシンガー氏は同社の中核技術であるシリコンによる半導体製造技術の分野では、“ムーアの法則”を継続していくために65nm製造プロセス技術の確立や、半導体の洩れ電流を削減する“High-k(高誘電率)”材料によるメタルゲートトランジスターの開発、さらにより微細な製造プロセス技術の開発を進めていると語った。スライドで公開された半導体製造技術のロードマップでは、2005年中に65nmプロセスでの製造を開始し、2007年には45nm、そして2009年には32nmへと微細化される予定が示された。



“1つのチップ上に集積できるトランジスターの数はおよそ2年で倍増する”インテルは“ムーアの法則”のさらなる拡張を目指す インテルの製造プロセス技術のロードマップ2009年にはなんと現在の3分の1にまで微細化される計算だ
“1つのチップ上に集積できるトランジスターの数はおよそ2年で倍増する”インテルは“ムーアの法則”のさらなる拡張を目指す“インテルの製造プロセス技術のロードマップ。2009年にはなんと現在の3分の1にまで微細化される計算だ

R&D Dayを通じて、日本の大学との協力を模索

米インテル・シニアフェロー兼コーポレート技術統轄本部システム・テクノロジ・ラボ シニアディレクタのジャスティン・R・ラトナー氏
米インテル・シニアフェロー兼コーポレート技術統轄本部システム・テクノロジ・ラボ シニアディレクタのジャスティン・R・ラトナー氏

続いて講演を行なった米インテル・シニアフェロー兼コーポレート技術統轄本部システム・テクノロジ・ラボ シニアディレクタのジャスティン・R・ラトナー(Justin R. Rattner)氏は、“インテルのプラットフォーム関連研究開発 ~携帯からサーバーまで(低消費電力、モビリティ、効率化等)~”と題して、コンピューティングプラットフォーム関連の技術開発について説明した。「GHzは重要だが一部の要素」としたうえで、インテルはユーザーの要求の変化に応じて、CPUのクロック周波数だけでなく、CPUの機能やチップセットの機能、さらにはWi-Fiのようなコミュニケーション機能といったプラットフォーム全体の変革を行なっていると語った。そのうえで、今後の研究開発のキーとなる要素として、Efficiency(効率化)、Mobility(モビリティー)、Capability(適応性)、Civility(わかりやすさ、使いやすさ)の4つを挙げた。



インテルによるプラットフォームの拡張の歴史。パソコンを構成する要素の広がりの中で、CPUクロック周波数の意味合いは薄れている
インテルによるプラットフォームの拡張の歴史。パソコンを構成する要素の広がりの中で、CPUクロック周波数の意味合いは薄れている

ラトナー氏が挙げた4つのキーのうち、Efficiencyはバッテリー駆動時間の延長や薄型軽量化技術により、どこでも使えるコンピュータの実現を目指し、Mobilityは特にワイヤレスネットワークの拡充を目指す、と分かりやすい。またCapabilityは“認識(画像認識やパターン認識)”“抽出(認識されたデータに関連するデータの抽出)”“合成(データに関する概要や結論の創造)”といった、超高速の演算能力を要求される分野への対応のことで、これもまだイメージしやすい。最後のCivilityとは耳慣れない用語だが、要はより信頼性・安全性が高く、使いやすいシステムを構築する技術を示す。たとえば2004年9月のIntel Developer Forum Fall 2004にて発表された、パソコンの新しいリモート管理技術“iAMT”などがそれに当たる。iAMTは不正操作されないハードウェアやファームウェア上に実装されて、OSやシステムの状態を問わずにネットワーク経由でシステムの障害を診断・復旧するための開発中の技術である。

3本目の講演では、日本のインテルにて技術製造統轄本部ディレクタを勤めるスティーブ・バーク(Steve Burke)氏による“インテルの製造技術開発について”が行なわれた。

インテル(株)技術製造統轄本部ディレクタのスティーブ・バーク氏
インテル(株)技術製造統轄本部ディレクタのスティーブ・バーク氏

バーク氏はまず、つくば市にあるインテルの“パッケージングリサーチラボ”では、プロセッサーのパッケージをより小型化する研究などが行なわれていると語った。日本でそうした研究が行なわれているのは、「スモールフォームファクターのパソコンへのニーズが日本企業にはあり、そうしたニーズに応える能力もあるため」とのことだ。

つくば市にある同社の研究施設では、より小さなプロセッサーパッケージを作るための技術開発が行なわれている
つくば市にある同社の研究施設では、より小さなプロセッサーパッケージを作るための技術開発が行なわれている

続いて次世代の65nm製造プロセス技術と、その先の“シリコン・ナノテクノロジの革命”についての解説が行なわれた。2009年までの製造プロセス技術のロードマップを示したうえで、65nmプロセスで作られるトランジスターでは、発熱と消費電力の増大を招く洩れ電流を現行の90nmプロセスより縮小しているという。すでに65nmプロセスを使った70Mbit SRAMチップの施策に成功しており、2005年中にはプロセッサーなどのロジックICにも使用される予定だ。

インテルの半導体製造プロセスのロードマップ。現在のPentium 4は90nmの“P1262”が使われている
インテルの半導体製造プロセスのロードマップ。現在のPentium 4は90nmの“P1262”が使われている

さらにその先の半導体製造に使われる技術についても説明され、High-k材料の使用で洩れ電流は現在の100分の1、キャパシタンス(静電容量)は60%も改善されると示した。バーク氏の説明どおりにいけば、CPUの消費電力の増大も歯止めがかかると期待される。さらに2009年の32nmプロセス世代から利用される予定の“EUV(Extreme-Ultraviolet、超紫外線)”を使った露光技術や、ダブルゲート/トライゲートトランジスターといった技術も用いれば、2011年には22nm、2013年には16nm、そして2017年にはついに8nmプロセスの製造が可能になるとの予測も示された。

半導体製造プロセスの進化の予想。13年後にはついに1桁nmまで微細化される
半導体製造プロセスの進化の予想。13年後にはついに1桁nmまで微細化される

バーク氏は講演の最後に、米国を中心にヨーロッパやイスラエル、オーストラリアでも行なわれている各地の大学とインテルとの共同研究が、日本ではいまだに1つも行なわれていない現状について触れた。そして「R&D Dayを通じて、日本の大学と協力したい」と述べた。

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