ロードマップでわかる！当世プロセッサー事情 第892回

Hot Chipsで明かされた「Wildcat Lake」の全貌　Foverosを捨てMCPを選んだインテルの舞台裏

「Right Size Compute」思想による機能の最適化とNPUの割り切り

　次にRight Size Computeなるコンセプトである。下の画像はPanther Lakeからなにを取り去ったか、を示すもので、よくここまで減らしたという感じである。

Panther Lakeから取り去ったもの。Ray Tracingを省くのはわかるが、XMXを省かないのはXeSSなどで使うからだろうか？

　確かにこれだけ減らすと、Panther Lakeのダイの再利用はコスト的に見合わないし、どうせダイを作り直すならFoverosをやめて低コストで済むMCPに切り替えたいという動機も理解できる。

CSIが省かれたのは「？」だが、高画質品はともかくフルHD程度ならベゼル内蔵タイプのUSBカメラもあるので、それで充分という判断なのだろう

　ただNPUを3分の1にして17TOPSというのはさすがに疑問に思い、「17TOPSでなぜ十分と判断したのか？　Copilot+はメインストリームPCには不要と判断したということ？」と尋ねたところ、「その通り、17TOPSはCopilot+の要件の40TOPSを満たしてない。我々はCore Ultra Series 1の性能に合わせて最適化を行ない、バッテリー駆動時間に最も大きな影響を与えると予想されるユースケースを重点的に対象とした。これにはビデオ会議のエフェクト、セマンティック検索、セキュリティ、システムの健全性などが含まれる。より充実したAI体験を求めるユーザーには、Core Ultra(Series 3)がある」という返答で、なるほどCore Ultra Series 1相当の性能を提供するのがCore Series 3という位置づけが明確になった。

　Platform Controller Tileの機能もなかなか絶妙な感じだ。メインストリームならUSB4/Thunderboltは2ポートもあれば十分だし、(Mini PCとかで外部拡張GPUを付けるというレアなケースを除けば)PCIeも6×Gen 4で十分だろう。オーディオも2スピーカーあれば十分だ。これによりPlatform Controller Tileの大きさはPanther LakeのIO Tileから15%ほど面積を削減できたとする。

CPU&GPU TileからEコアを省き、代わりにLP Pコア×4をPlatform Controller Tileに搭載するというのはコストを考えれば妥当なところ

　またプラットフォーム的にも、いろいろ制限をかけることでコストを削減できたとする。

この図がよくわからないのだが、どうも横軸がBOM(部品コスト)である。あとメモリーが64bit(つまりDIMM 1ch)に削減されている。これで配線層が2層減らせ、DIMMスロットとか実装面積も減らせるため、低コスト向けには効果的ではあるのだろう

ただGPUタイルが不要な分、接続する信号の本数そのものは減っている(ことと、UCIe経由にするために信号の本数を整理した)こともあって、「たったの」7割増で済んだというべきか。紫色の部分がそのI/F部である

　ちなみに上の画像の右下にあるProject Firefly Phone ecosystemはインテルが今年のCOMPUTEXのタイミングで明らかにした、スマートフォン向けの部材を流用して低価格ノートを開発する取り組みである。