AIなしではもはや限界 TSMCが明かすメモリー開発にAIが不可欠となった現実

2026年08月03日 12時00分更新

文● 大原雄介（http://www.yusuke-ohara.com/）　編集●北村／ASCII

　CFETの説明ばかりが続いたので少し箸休めしよう。今回はTSMCのTsung-Yung Jonathan Chang博士(Fellow & Senior Director, memory IP development)による"AI for Accelerating Memory Development"を解説する。

　2026 VLSIシンポジウムで紹介してきた発表はいずれもデバイス側をどう構築するか？　という話だったが、これは分類で言えばファウンドリー側がそういうデバイスを利用者にPDK(Process Design Kit)で提供するための基本的な部品という位置づけである。

　ただこれは単にFinFETなりGAAなり(今後はCFETなり)といった基本部品や、これを組み合わせたCellライブラリーやSRAMなどを用意しますという話であって、ユーザーすなわちファウンドリーを利用して自社用のASICを構築するという企業は、これらを組み合わせてASICを作り込んでいく。今回の話は、ASIC内のメモリーの開発(実装)にAIを利用し始めているという、ユーザー側の話である。

プロセスの微細化で膨れ上がる設計時間とシミュレーションの壁

　さて、AI時代だからというわけでもないが、設計の複雑さはどんどん増加しているのが直近の状況である。そもそもプロセスノードが微細化するに従い、設計の際に考慮しなければいけない項目がどんどん増えている。

囲碁(自由度が10E300)と比較してはるかに大きい(10E1000以上)のはその通り。一人のエンジニアがハンドリングするライブラリーセットの数もどんどんうなぎ登りに増えている

　加えて設計の時間そのものが猛烈に長くなっている。連載810回で触れたが、BroadcomがArm v8-AベースのVulkanというコアをTSMC N7に向けて物理設計した時に、最適化をするのに1年かかった(一回の最適化に3ヵ月かかり、これを合計4回繰り返した)という話をしたが、もう猛烈に手間がかかる作業である。

　最近ではシミュレーターの性能も上がって以前より高速にシミュレーションができるようになったのは事実だが、シミュレーションすべき項目も同じくらいのペースで増えているのが問題である。下の画像は昨今のPPA(Power, Performance, and Area) 最適化の手順である。

PPA最適化の手順。ちなみに、例えばDRCに関しては、いかにファウンドリーのDRCを無視して、それでも動作する回路にするのかが物理設計者の腕の見せ所といった話が少し前まではあったのだが、3nmや2nm世代になるとどこまでこうした旧来の技法が通用するかはわからない

　要するに性能と消費電力、エリアサイズのどのあたりで最適化をするかという話である。性能最優先で消費電力もエリアサイズ(≒製造コスト)も二の次、というのなら最適化は難しくないが、実際にはどのくらいの性能をどの程度の消費電力とコストで実現するなら受け入れられるか、というバランスを取るのは難しい。

　ただそれは上の画像で言えば一番上の"PPA Optimization Proposal"の話であって、ここでPPAターゲット(どのくらいの動作周波数をどのくらいの消費電力・エリアサイズで実現するかの目標)を定めたら、そこに向けて回路設計・物理設計を行ない、DRC(Design Rule Check:そのプロセスを利用する際に守るべきルールを遵守しているか)の確認をし、そこでちゃんと動くかをシミュレーションや検証を行ない、これでやっとSign Off(設計完了)になるわけだが、そこに至るまでには膨大な数の繰り返しが必要になる。

　そして繰り返しに関して言えば、特にPost Sim+Verificationsの段階では週単位の時間が必要になる(シミュレーターを稼働させても週単位の時間がかかってしまう)ことになる。

　この物理設計の難しさの一例が下の画像である。Group 1～4という4種類のトランジスタがある。それぞれのトランジスタについてOD(Oxide Defined:酸化膜で定義される層の厚み)と電圧VTを選べるとすると、Group 1～4でどういうOD WidthとVTを組み合わせるのが最適か？　を選ぶのは一苦労である。