ロードマップでわかる！当世プロセッサー事情 第881回

同一周波数で消費電力18%削減！ 進化した「Intel 18A-P」はどこが変わったのか？

　前回まででISSCC 2026も一段落したところで、今回からはホノルルで6/14～18に開催された2026 VLSI シンポジウムの発表に切り替えよう。

　TSMCのA16やインテルのIntel 18A-Pなどいろいろ最新プロセスの発表もあったし、それ以外にも取り上げるべき話題は多い。初回は、Intel 18A-Pの詳細を公開した"Intel 18A-P CMOS Technology Enhancement Featuring Advanced RibbonFET (GAA) Transistors and PowerVia for High-Performance Computing"の内容を解説していく。

Intel 18Aの性能改良版「Intel 18A-P」は
密度は維持しつつ性能/電力を改善

　このIntel 18A-P、インテル自身がプレスリリースの中でその一端を示している。Intel 18A-Pは以前からロードマップに示されていた、Intel 18Aの性能改良版である。

この後、Intel 18AにTSVを追加し、Base DieとのFoveros Directとの接続を可能にする18A-PTが追加される予定だ

　昨年における発表では、Intel 18A-Pはロジック密度こそIntel 18Aと変わらないものの、性能/消費電力比を8%前後改善するとしていた。今回の発表によればIntel 18Aと比べて以下が実現する、とされている。

• 同一消費電力で9%程度の動作周波数向上
• 同一周波数で18%程度の消費電力削減

180nmと160nmの両方のセル高でパフォーマンスの向上が可能になった、という。Intel 18Aの設計との後方互換性があるとのことが、続く説明を読む限り、Intel 18A-Pのメリットを出そうとしたら再設計は必須に見えるのだが……

　なお、2025 VLSI SymposiumにおけるIntel 18Aの発表は連載831回で説明している。

　では、なにを変更した結果として、この9%の動作周波数向上が実現したのか？　という一覧が下の画像だ。

9%の動作周波数向上のために実行したこと。一番すさまじいのは熱抵抗を半減だが、V0～V2(BSPDNの配線)の抵抗削減も効果はありそう。M2～M4も若干の改善があるようだ

　CPPは50nmのままだしLibrary Heightも180nmないし160nmのままなので、確かにロジック密度は変わらず、物理的な縮小はできない。ただW1/W3のトランジスタに関しては変更が加わったようで、新しくW1.5が追加になったほか、W3がW3P(Performance)向けになっている。

　また180nmは本来だとW2/W3の2種類のトランジスタ構造だったのが、新たにW1も追加されている。あとトランジスタ駆動電圧(VT)も、従来の4種類から5種類になった。また配線層もいろいろ工夫しているようで、Skew corners(端的に言えば性能のバラつき)を33%削減し、V0～V2の配線抵抗を削減。さらに熱抵抗を半減させたとしている。