アスペクト比5:1の衝撃! Ru配線が実現する「究極の低抵抗」
TiNを利用するとLine Wigglingの影響を最小限に抑えて配線が構築できることはわかったが、では配線をどの程度の高さにできるのか、というのが次の話である。
高さを稼ごうとすると、比較的簡単なのはSADPを使って製造することになる。もちろんRu配線が利用されるのはトランジスタ層に比較的近いM0~M3あたりまでなので、SADPが利用されるのはごく普通である。
ただ、さらにアスペクト比を上げる方法としてSALELEも提案されている。このSALELEを利用することで、高アスペクト比のRu配線が実現できる、としている。
実際16nmピッチのまま、アスペクト比を5:1まで構築できることが示されており、性能を優先するならこの手法はかなり現実的である。
アスペクト比を5:1まで構築できる。あるいは将来Ru配線が実用化される時代になると、アスペクト比3と5の両方の配線方法がオプションで用意されるのかもしれない。LELEをやる時点で、配線層の構築コストがSADPの倍くらいになるからだ。性能を取るか、コストを取るかという話になりそうだ
配線抵抗そのものは確実にアスペクト比2.5や4に比べて5の方が下がっていることが示されており、性能的には優秀だからだ。
下の画像は実際の抵抗値と面積を比較したもので、アスペクト比5が一番優秀な数字になっている。
もう1つおもしろいのは、配線ピッチと抵抗の関係。ここまでは16nmの話をしてきたが、銅配線は20nmを切ったあたりから急速に抵抗値が増えるのに対し、Ruでは抵抗値そのものも低いし、上がりかたも緩やかであることがわかる。
本記事はアフィリエイトプログラムによる収益を得ている場合があります

この連載の記事
-
第889回
PC
なぜ巨大チップは歪んで壊れるのか? SK HynixのHBM4「MR-MUF」とTSMCのCoWoS-Lを襲う熱膨張の罠 -
第888回
PC
NVIDIA Rubin Ultra開発中止の真相! 180層CoWoS-Lの歪曲トラブルと、急造ラックNVL576に透ける苦肉の策 -
第887回
PC
AIなしではもはや限界 TSMCが明かすメモリー開発にAIが不可欠となった現実 -
第886回
PC
CFETの足を引っ張るPMOSを救え! imecが提案する新絶縁層と、あえて精度を緩める「Notch Alignment」の妙手 -
第885回
PC
TSMCも次世代「CFET」の全貌を披露! Forksheetスキップの背景と、世界最小6T SRAM実証で見えた2030年への布石 -
第884回
PC
Samsungが次世代CFETの試作に成功! IBMの10万ドル方式に対抗する、量産重視な「一括形成プロセス」のリアリティ -
第883回
PC
TSMCのA16プロセスの詳細が判明! 性能向上の主因はトランジスタではなく裏面電源供給(SPR)にあり? -
第882回
PC
IBMが0.7nmチップの製造に成功! 変態的CFET構造NanoStackの凄みと、あまりに高すぎる製造コストの壁 -
第881回
PC
同一周波数で消費電力18%削減! 進化した「Intel 18A-P」はどこが変わったのか? -
第880回
PC
次世代NVLinkの布石か? TSMCの光電融合技術「COUPE」がもたらすAIサーバーの光接続 -
第879回
PC
なぜAIには「光」が必要なのか? NVIDIAが解説するスケールアップネットワークの低遅延・省電力化戦略 - この連載の一覧へ


















