ロードマップでわかる！当世プロセッサー事情 第803回

トランジスタの当面の目標は電圧を0.3V未満に抑えつつ動作効率を5倍以上に引き上げること　IEDM 2024レポート

画期的なプロセス技術をインテルが次々と開発

　性能を上げるための最初の手段がマルチコア化であるが、トータルの性能は上がってもレイテンシー、別の言い方をすればシングルスレッド性能はむしろ落ちることになる。

動作周波数を上げる手段がマルチコア化。左の問題の一番下にもあるが、コア数を無暗に増やしても性能が頭打ちになるというアムダールの法則も効いてくる

　当然トランジスタそのものの改良も続けられてきた。まずは90nm世代で歪シリコンが導入されたが、45nm世代ではHKMG(High-K Metal Gate)、22nm世代ではFinFETが導入された。

歪シリコンは電荷の移動速度を向上させる手段だったが、同時に莫大なリーク電流が発生してしまったため、インテルはPentium 4の動作周波数の5GHz到達を断念し、Socket 478からLGA775に急遽切り替えることで電源供給の安定化を図り、また続く予定だったTejasをキャンセルした。連載118回でこのあたりの話をしている

　このFinFETの導入までは、間違いなくインテルがプロセス技術の最先端を走っていた。ちなみに講演ではこの後、HKMGとFinFETがいかに画期的な技術であったかのスライドが2枚ほど続くが、これはこれまでも説明してきた話なので割愛する。

　これに続くものがGAA(Gate All Around)で、Ribbon FETという名称で今まさに開発をしている最中であるが、逆に最中過ぎて細かい情報を出せないためか、Intel 20A/18Aに関する言及はすっぱり落ちている。Intel 20Aのキャンセルの話などはいろいろ生々しすぎるためだろう。おそらくあと10年くらいすれば、「なぜIntel 20Aがダメだったのか」という振り返りの話がでてくるかもしれない。

　ここから今後のプロセスに関する話となる。まずトランジスタの構造で言えば、Ribbon FETの先にStacked Ribbon FETがCFETとして利用されるという見通しを示した。

以前のCFETはRibbon FETとはまったく違う構造がしばしば議論されてきたが、最終的にはRibbon FETを重ねる方向になっている模様

　連載236回で、CMOS(Complementary Metal Oxide Semiconductor)はP型とN型の2種類のトランジスタを組み合わせて構成される(よってComplementary:相補型という呼び方をされる)という話をしたが、プレナー型にしてもFinFETにしても、NMOSとPMOSを平面的に2つ並べて間を配線でつなぐことになるので、トランジスタ2個分の面積を必要とする。

　ところが積層すると、面積がトランジスタ1個分で済むので、トランジスタの密度が倍になることになる(実際はそこまで向上せず、1.5倍程度だが)。ただ「トランジスタの密度向上にともない、効果的な放熱手段が必要」と書いてあるように、単純に重ねて終わりという話ではない。そもそも重ねるのも大変だし、間の配線の構築も必要であることを考えると、決して難易度は低くない。

これが先程触れたサブスレッショルド領域での問題。速度以外に、ノイズなどの影響を極めて受けやすくなるので、これをどう回避するかも問題である