ロードマップでわかる！当世プロセッサー事情 第576回

新しい10nm+は10nmと比較して 17～18%の性能改善　インテル CPUロードマップ

新しい10nm+は10nmと比較して
17～18%の性能改善

　もう1つのSuper MIM(Metal-Insulator-Metal) Capacitorは要するにコンデンサーのことである。連載483回に14nmの例を示したが、配線層の一番上にInductor(いわゆるコイル)、その下の層にコンデンサーが積層されているのがおわかりだろう。

連載483回で示した14nmの断面図。一番上にコイル、その下の層にコンデンサーが積層されている

　このコンデンサーは、電源用のバイパスコンデンサーとは異なる(電源用のパスコンには容量が足りない)が、デジタル回路はともかくアナログ回路ではコンデンサーが必要になってくる。

　これはSoCを構築する際には絶対必要な要素であるが、この容量を5倍にしたという話である。ちなみにコンデンサの容量Cは以下の公式で決まる。

C＝ε×S÷d(ε：2枚の電極板の間の誘電率 S:電極版の面積 d:電極板の間隔)

　例えば電極板の面積を広げたり間隔を狭めるなどすれば容量を増やしやすい。ただ単体部品はともかく、10nmなり14nmなりのプロセスに組み込む場合は、こうした機械的な寸法はいじりにくい。説明によれば、新しいHi-K材料を使うことでこれを実現したとしている。

　この2つの併用によって、新しい10nm+は10nmと比較して17～18%の性能改善を果たしたというのがインテルの説明である。

インテルによれば14nm世代も細かく性能改善をしていたそうで、その結果として最新のものはBroadwell比で20%ほど性能が向上したとするが、CPXというのはCooper Lakeのことだろうか？(Comet Lakeとも思えない)

　ちなみにこの縦軸は「リーク電流一定の場合のパフォーマンス(≒スイッチング速度)」であり、同じ消費電力ならば17～18%高速に動作する、という意味と考えていいだろう。

　この新しい10nm+に相当するプロセスを、インテルは“10nm SuperFin”と称することにしたようだ。

新しい10nm+をインテルは“10nm SuperFin”と称するようだ。わざわざこのスライドにあわせてシャツを着替える芸の細かさである

　というのはその次、10nm++に相当するものは“Enhanced SuperFin”という表現になっているからだ。

10nm++に相当するものは“Enhanced SuperFin”になっている。なぜかビデオではこの詳細が割愛されている

　ただし、このEnhanced SuperFinに関してはデータセンター、それもPonte VecchioなどのGPU向けに留まる可能性も出てきた(将来のXeonがどうなるのかは不明)。まずは10nm SuperFinをきちんと量産するのが先という話であろう。

　さてその10nm SuperFinを利用するのがTiger Lakeであることも今回公開されたが、Tiger Lakeは冒頭にも書いたようにHot Chipsで詳細が出てくるので来週送りにさせていただくとして、プロセスに関係する部分を少しだけ説明しよう。