【EDSFair 2002 Vol.1】半導体設計技術に関する展示会“Electronic Design Fair 2002”が開催

2002年01月24日 22時38分更新

文● 編集部　佐々木千之

神奈川県横浜市の横浜国際平和会議場(パシフィコ横浜)において24日、(社)電子情報技術産業協会(JEITA)が主催する半導体設計技術に関する開発者向けイベント“Electronic Design and Solution Fair 2002(EDSFair 2002)”(※1)が開幕した。展示会と回路設計技術者向けのカンファレンスが行なわれる。展示会には91の企業/団体が出展し、昨年並みとなる約1万2000人の来場者を見込むとしている。会期は25日まで、入場料は無料。

※1 EDSFair：'93年から毎年開催していた半導体設計の専門展示会“EDA Techno Fair”と、FPGA/PLDベンダー各社と大学関係者が行なっていた“FPGA/PLD Design Conference & Exhibit”を統合したイベントで、統合後今回で2回目の開催。


開会式でのテープカット。(左から)松下電器産業(株)半導体社事業本部古田征男本部長、経済産業省商務情報政策局情報通信機器課の梅沢茂之課長補佐、アメリカ合衆国大使館スティーブン・ノード上席商務官

開場に先立って行なわれた開会式で主催者代表として挨拶した、松下電器産業(株)半導体社事業本部の古田征男本部長は「EDSFairはアジア地区で最大の半導体製造技術の展示会であり、海外からの評価も高い。さらに昨年6月に、米国で“Design Automation Conference(DAC)”を主催する、Electronic Design Automation Consortiumと協力関係を結んだ。これによって、EDSFairは米国のDAC、ヨーロッパの“Disign, Automation and Test in Europe(DATE)”と並ぶコンベンションになった」と国際的なイベントになったとアピールした。さらに「日本の次世代半導体プロジェクトとして、政府系の“半導体MIRAIプロジェクト”と民間系の“プロジェクトあすか”がまさに車の両輪のごとく動き出している。1000万ゲートで1GHzを超える速度で動くような、次世代の高付加価値SoC(System on Chip)実現のためには高度な設計技術が不可欠だ」と、半導体設計技術の重要性を強調した。

東芝が斜め配線技術を公開

展示会場では、日本ケイデンス・デザイン・システムズ社、メンター・グラフィックス・ジャパン(株)、アバンティジャパン(株)など、半導体設計ソフトウェアツールベンダーが大きなブースを構え、それぞれのEDA(Electronic Design Automation)関連製品群をセミナー形式でデモンストレーションしていた。また、ロジック回路のハードウェアエミュレーターや、半導体IP(Intellectual Property)製品、半導体製品の設計から製品納入までを一括して請け負うサービスなどの展示が多く見かけられた。以下、展示の中からいくつかを紹介する。


ケイデンス・デザイン・システムズ社ブースのステージの様子。大手EDAツールベンダーはどこもセミナーが中心の展示

(株)東芝のセミコンダクター社は自社ブースで、チップ上の配線を縦横方向だけでなく斜めにも行なう技術“X-Architecture”を初めて一般向けに公開した。このX-Architectureは、同社が米Simplex社と共同開発した技術。従来の縦横のみの配線では、プロセスの微細化が進むとともに、ゲートによる遅延よりも、配線による遅延が大きくなりつつあり、タイミング調整が大きな問題になっているという。これに対し、X-Architectureでは、斜めにも配線することで配線長が抑えられ、配線遅延を20％削減できるほか、遅延の大きな原因であるビア(半導体の層間の配線を繋ぐ導通用の穴)を30％削減、さらにチップサイズも10％小さくできるとしている。


東芝の“X-Architecture”の展示パネル

東芝ではX-Architectureを高性能のSoCに適した技術としており、RISCプロセッサーコアなどに利用する計画。2002年中にX-Architectureを使ったシステムLSIをサンプル出荷予定という。なお、このX-Architectureは、2月に米国で行なわれるISSCC(IEEE International Solid-State Circuit Conference:国際固体回路会議)で発表する予定。

	東芝の“X-Architecture”の展示パネルその2。設計ツールはSimplex社が提供するという

ザイリンクス(株)は15日に発表したばかりの、低消費電力CPLD(Complex Programmable Logic Device)『CoolRunner-II RealDigital CPLD』を展示。“Fast Zero Power(FZP)”と呼ぶ新しいアーキテクチャーを採用して完全CMOS化し、従来のCoolRunnerと比較して、駆動電圧を3.3Vから1.8Vに下げつつ、動作周波数を200MHzから303MHzに高速化したという。ブースでは、CoolRunner搭載製品としてソニー(株)が2001年12月に発売した『CLIE(Tシリーズ)』や、米HandEra社の『HandEra 330』などを展示していた。


ザイリンクス社の『CoolRunner-II RealDigital CPLD』の各種パッケージ。最小の56ピンパッケージは6mm角


ソニーのCLIEにCoolRunnerが利用されているという。ほかにもHandEra 330の展示もあり、どうやらPalm機への採用が多いようだ

セイコーインスツルメンツ(株)(SII)は、カナダのATMOS社のエンベデッドDRAMアーキテクチャー『SoC-RAM』を展示していた。ATMOSはエンベデッドDRAMにフォーカスした半導体メモリーIPのベンダーで、SIIはATMOS製品の独占販売権を持つ。現在の0.18μmや0.13μmクラスのLSI設計では、4Mbit/16Mbitといった大容量の組み込みメモリーの需要が高まっているという。一般的な6トランジスター構成のSRAMに比べてエンベデッドDRAMは1キャパシター＋1トランジスターで構成できるため、大規模化にはエンベデッドDRAMが向くが、今までのエンベデッドDRAMアーキテクチャーでは、決められたWord/Bit構成のマクロセルしか利用できない問題があったとしている。


SIIが販売するATMOS社の『SoC-RAM』のパネル。SRAMに対するメリットをアピールしていた

これに対し、ATMOSのSoC-RAMは柔軟な構成のエンベデッドDRAMが生成でき、通信、ネットワーク、グラフィックスなどのLSIの要求に対応できるという。また、消費電力はSRAMと比べ4分の1～10分の1、チップ面積は2分の1～10分の1、メモリー読み出し速度も順次読み出しであればSRAMよりも高速という特徴を持つとしている。なお、製造プロセスは台湾のTSMC社の0.18μmスタンダードCMOSプロセスや日本電気(株)の0.15μmプロセスに対応しているという。


Symplicity社のステージの様子。FPGA合成ツール市場でのシェアは急増しており、2001年度は60％を超えるのではないかという

シンプリシティ(株)は自社ブースステージで、ASIC(特定用途向けIC)/FPGA(Field Programmable Gate Array)の論理合成ツール『Synplify』シリーズの解説セミナーを実施、従来のツールが数日かかっていたものを数時間レベルにまで高速化したとアピールしていた。Synplifyは標準の設計言語であるVHDLとVerilogをどちらもサポートしている。また、従来のツールがUNIXベースなのに対して、シンプリシティのツール群はWindowsで動作するため、開発システムが安価ですむのだという。これらの点が評価され、米国では2000年にFPGA合成ツール市場でシェア45％と、前年の2倍になるほどの普及を見せているという。

	メンター・グラフィックス・ジャパンが展示していた、ハードウェアエミュレーター『Celaro』。この筐体の高さは2mほどもある。ソフトウェアエミュレーターの100万倍、FPGA方式のエミュレーターに比べても100倍高速だという。最大2600万ゲートまでのロジックに対応する


日本の半導体メーカーから委託され、産学協同でSoC設計生産性向上の研究開発を行なう(株)半導体理工学センター(STARC)のブース。このほか、大学の研究室による研究成果の展示も行なわれていた