ロードマップでわかる！当世プロセッサー事情 第887回

AIなしではもはや限界 TSMCが明かすメモリー開発にAIが不可欠となった現実

Sign-off（最終検証）もAI推定で高速化
先端ASIC開発にはAI不可欠の時代へ

　次はSign-offである。これはテープアウトの前段階として、全体が正しく動作するかの検証である。実のところ30年くらい前までは、「作ってみたら動かなかった(のでがんばってデバッグした)」ということが普通に行なわれていた。試作コストが1千万円ほどの時代だからできた乱暴な手段だが、最近は試作コストが数億では効かないためそんな乱暴な真似はできない。

　したがって、実際にテープアウトする前に、きちんと設計したものが機能することを確認する必要がある。これがSign-offで、STA(Static Timing Analysis:すべての信号が正しいタイミングで送受信でき、それがさまざまな制約条件にマッチしているかを静的、つまりスペック的に確認する)や物理検証(すべての物理的なレイアウトが、DRCやLVSにきちんと合致しているかどうかを確認する)、Power & Thermal Integrity(電力供給がちゃんと足りているか、配線に起因するIRドロップがどの程度か、エレクトロマイグレーションが起きたりしないか、想定される温度が動作限界内に収まるか、などなど)が代表的なものだが、最近はこれがどんどん増えてきている。

　特にチップレットだったり、SoICに代表される3D接続だったりすると、熱や電気的な検証は非常に面倒だ。歪みの問題もあるので機械的な検証も必要になる。というわけで年々Sign-Offで実施すべき検証項目が増え続けているのが実情だ。

　項目が増えるうえに、ASIC全体の回路規模も大きくなり、機能も複雑化するとなると当然Sign-offに要する時間とコストは、これまたプロセスを微細化するごとにどんどん増えているわけだが、AIを利用することでこれを大幅に削減できる、とする。

AIを利用することでSign-offに要する時間とコストを大幅に削減できる。下の例(既存のSpice Model:アナログシミュレーションのデータを基にした推定+若干の追加シミュレーションデータの追加をしたものでいけるかどうかリスクを判断して使う)というのは大丈夫なのか？　と思ってしまう

　ここで言うHardware Resourceは要するにシミュレーションの時間のことである。これが短くなればそれだけ開発期間もコストも削減できるため、本当に使えるのなら大したものである。このテストの方法としては、リスクが高い部分のみモンテカルロで完全にシミュレーションして、そうでないものは省くといった高速化手法も含まれるらしい。

問題はどうやってハイリスクデバイスを特定するかである。ハイリスクか否かのしきい値をどこに置くかも難しそうである

　このSign-offの中にはCharacterization(特性評価)という作業がある。要するにシミュレーションを徹底的にかけるわけだが、極端な条件でのシミュレーションは時に失敗する場合がある。通常は設計に戻ってそういう状況への対応をするわけだが、AIを使って極端な条件でのデータを推定して作業を先に進める(もちろん並行して対策はするが)ことで、開発の手戻りを最小限に抑える、という技法だ。

従来はエラーがあったら手戻りが必要になり、その場合はシミュレーションのやり直しになるのだが、AIを使った場合は問題があった条件のみを後で追試するという形でカバーできる。ただし、問題が必ずしもチップではなく、シミュレーターそのものにある場合も考えられる

　実際にSRAMの特性評価では、従来の補完法(例えばPVT:Process/Voltage/Temperatureを総組み合わせすると膨大な数になるので、間引いて特性評価を行ない、間は補完で埋める)よりもAIによる推定の方が精度が高い(特に特性が線形になっていない場合の精度向上が著しい)という話であった。

Application 1で言えばPVT 1～300まで300種類の組み合わせがあるとき、実際には50種類の評価をして、残りはAIによる推定で埋めるという形だし、Application 2でいえばリファレンスの結果がすでにある状態で新しいデザインについては、先頭の10種類の評価をして、これとリファレンスを比較して残りの290種類の評価を推定する使い方をするとされる

　もうすこしリアルな話では、N3EでのPVTの特性を基にN3Pでの特性を推定するといったことが、AIを使うことで高い精度で実現すると説明された。

特性の変化の具合がわかっていれば推定は楽だが、それを知るためには結局特性評価を全部やらなければならない。それを省くとどんな変化になるかわからないので、線形補完をかけてもあまり実際の結果と一致しないが、これをAIでカバーする

　このほかデザインキットの作成、それとQC(Quality Control)に向けたAIの取り組みも説明があったが、そろそろ大分長くなってきたのでこのあたりでやめておく。なんにせよ、先端プロセスの開発にはすでにAIがなくてはならない状況になってきていることだけははっきりわかった。

　そんな講演の最後の締めであるが、まず現在の設計フローは近い将来に下の画像のようになり、エンジニアの仕事も様変わりするであろうと結んでいる。

今はこのフローを、EDAツールの助けを借りてエンジニアが回している

上のフローが、自律型AIによって回されるようになる

エンジニアというよりは「ドウエル教授の首」を連想してしまう絵であるが、それはともかくこれまではエンジニアが仕様を読んでシミュレーションを構成して実施し、その結果を分析して問題を特定して対応していた。このうちシミュレーションの構成と実施がAI任せにできる

　今回の話はSRAMがメインであるが、実際にはSRAM以外でも同じような感じになりつつあるのが現状である。Cadence/SynopsysともにEDAツールにAIアシストを組み込んでいるし、その適用範囲は次第に増えつつある。

　気になるのは、これだけの規模のエージェントを「どこで」動かすかであり、Cadence/Synopsysのクラウドサービスを使ってこれをやったら相当高くつきそうだ。だからといってオンプレミスでこれが実行できる環境を作るのも大変そうである。とにかく最先端のプロセスを使ってASICを作るには金がかかることを改めて実感する内容であった。