ロードマップでわかる!当世プロセッサー事情 第883回
TSMCのA16プロセスの詳細が判明! 性能向上の主因はトランジスタではなく裏面電源供給(SPR)にあり?
2026年07月06日 12時00分更新
実機テストチップに見るA16の仕上がり
実態は「N2P+SPR」の堅実な進化版か
A16トランジスタを利用してSRAMを構築した場合のShmooプロットが下の画像だ。これはN2Pまでと比較し、SRAMマクロの密度が2%程度、速度が5~7%向上したとしている。
大きな改善というほどではないが、それなりに性能改善がなされている。また平均で95%程度、最大で95%を超えるSRAM Yieldが実現しているというのは、大容量SRAMを構築しても欠陥があまりないという話である。ここにもあるように、これはrepair cell(異常があったSRAMセルを代替する領域)なしの話なので、適切なrepair cellを用意することで大容量SRAMの構築も問題なく実現できると見られる。
もう少し複雑なロジック回路のテストチップでの動作状況が下の画像だ。それなりに動作周波数を引き上げようとするとコア電圧も相応に必要とわかる。GPUを見ると2GHz動作なら0.8Vで正常動作するが、CPUの方は3.7GHz動作には0.95V程度が必要である。
もっともそのCPUの方、2GHzでいいなら0.7V程度で動作することが示されており、要するに回路次第という話ではある。あとsemi-optimizedとoptimizedでだいぶVminが違っているあたりは、設計に互換性があると言っても性能を得るためにはきちんと最適化が必要であることを物語っている。このあたりはIntel 18A-Pと同じだ。
下の画像はPLLを構築した際の結果で、4.8GHzのPLLを構築したN2Pの場合と比較して、ジッターもノイズも減っていることが示されている。
ちなみにこのスライドではジッターが3ps減ってると書いてあるが、これは0.3ps(厳密には0.28ps)の間違いである。どちらにせよ、実用に問題ないレベルに収まっていることが示された格好だ。
同じように高速PHYを実装した結果が下の画像だ。最近はこうした高速なPHYを利用するために先端プロセスを採用する事例が増えてきた(主にAI関連が理由である)ので、当然こちらも重要である。
高速PHYを実装した結果。実際にはこれに加えてFEC(Forward Error Collection)や、必要ならさらに送受信にイコライザーを追加するので、Eyeがやや歪んでみえるのは十分実用範囲である。15mVのEye Heightがあればなんとかなるだろう
ここでは受信側のPHYを実装してのテスト結果であるが、配線から入ってきた信号(224Gb/s Stress Eye)をCTLE(Continuous Time Linear Equalizer)などの補正回路で処理した結果が右の224Gb/s Equalized Eyeであり、十分実用になる結果が得られているとする。
信頼性試験に関しても、すべての項目で試験をクリアしたとし、HTOL(High-Temperature Operating Life:高温動作寿命)の結果も要求を満たすものだったとしている。
性能試験の結果。TDDB/BTI/HCIは連載784回で紹介した。EMはElectro Migration、SMはStress Migrationで、電流および物理的な力による配線の変形/破断の試験となる
HTOLの結果。3種類の製造ロットに対して168時間/500時間/1000時間のテストを行ない、いずれのケース(SRAM/CPU/SoC)でも異常が見られなかった、とする。T0とT500/T1000は、テスト前と500/1000時間後でのそれぞれの特性をプロットしたもので、ほとんどど差が見られない
ちなみにHTOLは、例えばJEDEC JESD22-A108のような試験仕様が定められており、これに準拠して実施されたものと思われる。
今回のA16、"TSMC 1st Angstrom-class Technology Platform"などと説明されているが、実態はN2P+BSPDN(TSMCで言うところのSPR)というのが正確なものだろう。それでもSPRの効果は相応にあるし、N2P→A16への移行もそう難しくなさそうだ。A14以降は大きく構造が変わる可能性があるので、その意味でもA16は堅実なアップグレードパスという位置づけなのだろう、というのが筆者の理解である。
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