Sierra Forestの内部構造はGracemontとほぼ変わらない　インテル CPUロードマップ

2023年09月18日 12時00分更新

文● 大原雄介（http://www.yusuke-ohara.com/）　編集●北村／ASCII

Sierra Forestは144コアのチップレット構造

　Alder Lake/Raptor LakeではEコアは4コアでクラスターを構成していたが、Sierra Forestでは2/4コアでクラスター(インテル用語ではコアタイル)を構成する。

Sierra Forestの構成。インテルはタイルという用語をあちこちで流用しすぎな気がする

　3次キャッシュの容量は3MBで、これはAlder Lake世代から特に変わっていない。3次キャッシュより2次キャッシュの方が大きいという容量の逆転現象はまだ解消しないままであるが、そもそもSierra Forestはクラウド・ワークロードなどに向けたプロセッサーなので、3次キャッシュをガンガン使うような大量のデータを扱う処理というよりも、2次キャッシュで収まるような範囲の小さな処理を短時間で済ませる用途(マイクロサービスなどがこの好例だろう)に適しており、この構成で問題ないのかもしれない。

　問題はこれがどう構成されるかである。Sierra ForestもGranite Rapids同様にチップレット構造になることが明らかになっている。

問題はこのコンピュート・チップレットがいくつで構成されるかである

　共通、という話はGranite Rapidsのスライドにも出てきた話なので別に違和感はないし、IOチップレットやその先のアクセラレーター類はGranite Rapidsと共通というのも納得できる。そもそもGranite Rapidsとソケットが共通になっているので、このあたりは当然であろう。

　ただ上の画像ではまるで巨大なコンピュート・チップレットが1つに見えなくもないが、そんな無茶な構成があり得るのか？　を少し考えてみた。

　まず最初にGranite Rapidsだが、コンピュート・チップレットが3つで構成されており、かつまだ正確なコア数は公式には不明だが、すでに132コアという情報が流れている。

　そこでこれが正しいと考えた場合、構成は下図のようなものになる(最大構成の場合)。

Granite Rapidsの構成図

　132÷4＝44なので、コンピュート・チップレットあたり44コアである。4×11構成が妥当なところであるが、これとは別にメモリー・コントローラーも2つ(4ch)搭載されることがわかっているので、46ブロック分が入ることになる。

　次で計算するように、かなりチップレットのダイサイズは大きくなるので、歩留まり改善のために2コア分の冗長ブロックがあるとするとトータル48ブロック。形状から言って12×4ブロック構成とするのが自然だろう。

　Sapphire Rapidsの構成を見ても、横方向のメッシュは全部のブロックを貫通するように構成され、一方縦方向は2ブロックごとに1本配される。すると、132コアの最大構成では3つのコンピュート・チップレットを6本の縦方向メッシュで貫く形になる。チップレット間の接続はEMIBと思われる。

　問題はGranite Rapidsにあるコンピュート・チップレットの大きさである。連載736回でも説明したように、プロセスの微細化によりサイズが小さくなるが、3次キャッシュをコアあたり4MBと大きくしたことで、この微細化の効果が半減していると考えらえ、おそらくは700mm²ほどの寸法になると考えられる。

　では同じようにSierra Forestの構成も推定してみよう。こちらは144コアとわかっており、かつ4コアごとにタイルを構成するので36タイルと推定される。わからないのがメモリーのチャンネル数である。連載736回のスライドでは、以下のようになっている。

3コンピュート・タイルの構成のみ12ch
1あるいは2コンピュート・タイルでは8ch

　メモリーコントローラーのブロックで言えばそれぞれ6個と4個である。ということは、仮に1チップレットの場合では40ブロックになる。これはやや中途半端な数字であるのだが、前掲したGranite Rapidsの構成図を見ると2チップレットの場合と1チップレットの場合ではチップレットの横幅が異なっている。

　つまり1チップレットの場合は縦方向6本のメッシュの全部を使っていない可能性がある。こうなってくると10×4、もしくは8×5のブロック構成の可能性が出てくる。下図が10×4、さらにその下の図が8×5の場合の推定図でどちらもあり得そうではあるのだが、前掲のスライドに近いのは8×5ブロックの方だろう。