ロードマップでわかる!当世プロセッサー事情 第659回
ISSCC 2022で明らかになったZen 3コアと3D V-Cacheの詳細 AMD CPUロードマップ
2022年03月21日 12時00分更新
3月15日に報じられたように、Ryzen 7 5800X3Dの発売日が4月20日に決まった。それにあわせて、というわけでもないのだがZen 3コアに関する詳細が今年のISSCC(International Solid-State Circuits Conference)で発表になったので説明しよう。
といっても、Zen 3のプロセッサー・パイプラインの話はそれほど新しいものはないので、今回は主に3次キャッシュ周りとトランジスタ構成の話になる。
3次キャッシュの容量が倍になったZen 3
まずCCXのバリエーションについて。Zen 3では実は3種類の構成が当初から想定されていたそうだ。
画像の左がいわゆるMatisseの構成であり、Ryzen 5000シリーズとEPYCがこれを利用しており、中央は(厳密に言えばZen 3+ベースになったが)Rembrandtコアで、Ryzen 5000GシリーズやRyzen 6000Gシリーズとして流通している。
一番右はバリュー向けだが、現在AMDはここにZen 2ベースのRyzen 4000シリーズ/Ryzen 4000GシリーズやAthlon 3000シリーズを充てており、おそらくこの先も4コア/8MB L3のZen 3ベース製品は登場せずに終わることになるだろう。
もっともこれは技術的というよりはマーケティング的な要素で決まる話であり、少なくともZen 3の設計段階においてはそこまで読み切れなかったので、4コア/8MB L3のCCX構成を作ることも可能な構成にしていた、ということになる。要するにCCXは8コアのみでなく、4コアの派生型を作ることも可能だったというのはおもしろい。
そしてL3は、32MBは当初からTSVが想定され、一方APU用の16MBはTSVなしとしてデザインされており、これとコアを組み合わせるモジュラー設計になっているとされた。
さてL3の構成であるが、内部は32B/サイクルの帯域を持つリングバスがデュアル構成になっているということが今回明らかにされた。
このあたりはインテルのCoreシリーズにも通用する話だが、やはりこうしたケースで大規模なファブリックを入れるよりはリングバスの方が効率が良いということだろう。ただCoreシリーズは基本シングルリング(ただしリングストップがダブル)なのに対し、双方向のデュアルリングというのはXeon Scalableに近い。このあたりはRyzenだけでなくEPYCに使うことも想定していることの裏返しかもしれない。
利用しているセルライブラリーが、HC(High Current)からHD(High Density)になっているのも興味深い。HCはZen 2世代で使われていた、高速向けのセルライブラリーだ。これに対してHDは密度重視、つまり速度よりもトランジスタ密度や省電力を重視したライブラリーとなる。Zen 2→Zen 3でL3容量が倍になったことが理由と思われるが、これにより面積を14%削減、消費電力24%削減というのはバカにならない。
このリングバス(とリングストップ)の詳細が下の画像だ。Zen 3の場合、L3は16-way Set Associativity(これはMatisseだけでなく、Rembrandtも同じ)であり、これを8スライスで分割するのでスライスあたり2-wayの構成になっているのだが、そのスライスごとにこのリングストップが入っている格好だ。
SW0/RPT0とSW1/RPT1はそれぞれのリングバス用のスイッチとリピーターであるが、このSW0/SW1は左でわかるように、横方向の接続に向けた構成になっている。だから技術的にはリングではなくメッシュ構成にすることも可能だと思うのだが、多分そこまでしても性能向上がそれほど望めなかったのだろう(このあたりの詳細は講演でも語られなかった)。
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