ロードマップでわかる！当世プロセッサー事情 第642回

メモリーアクセスの性能が向上したMilan-Xこと第3世代EPYC　AMD CPUロードマップ

　AMDが米国時間の11月8日に開催したオンラインイベント“AMD Accelerated Data Center Premiere”の概略は発表記事にまとまっているが、これをもう少しかみ砕いて説明していこう。まず今回はMilan-Xの話である。

AMDがMilan-Xこと第3世代EPYCを発表
2022年第1四半期に投入

　今回の発表内容は「3D V-Cacheを搭載したMilanベースのEPYCを、2022年第1四半期に市場投入する」の一言に尽きる。この3D V-Cache搭載MilanはMilan-Xというコード名なので、以下記事内でもMilan-Xで通すが、このMilan-Xはすでに特定顧客への納入が始まっていることも明言されている。

　さて、そのMilan-Xであるが、こちらは純粋にMilanの既存の8つのダイを、3D V-Cache付きに更新しただけである。

ちゃんと8つのダイに3D V-Cacheが搭載されているようにCGを作っているあたりが芸が細かい(赤枠の中の部分)

　キャッシュは以下のとおり。

• L1:(命令32KB+データ32KB)×8＝512KB
• L2:Unified 512KB×8＝4MB
• L3:Unified 32MB→Unified 96MB

　ダイあたりで言えば合計100.5MBとなり、EPYCは最大8ダイなので100.5MB×8＝804MBとなる計算である。

　下の画像の3Xは、L3が32MB→96MBになるから3Xという話で、その意味では下の画像にあまり新しい話はない。

パッケージそのものは既存のMilanと同じSP3である。なので、現在のEPYC 7003シリーズからのアップグレード、というニーズも期待できそうである

　3D V-Cacheそのものは連載618回で技術的な要素を説明しているので今回は特に触れない。3D V-Cacheには以下の特性があるので、Milan-Xの動作周波数やTDPなどは、おそらく現行のEPYC 7003シリーズとほぼ変わらないものになるだろう。

• レイテンシーは3D V-Cacheの有無でそれほど大きな差はない(微妙に大きくなる)
• 消費電力も3D V-Cacheの有無でそれほど大きな差はない
• コアの動作周波数そのものには影響がない(内蔵L3と同じ動作周波数で動くため)

　ちなみにレイテンシーが微妙に大きくなるというのは、一般論としてキャッシュを増やすと「キャッシュのどこに、どのメモリーアドレスの内容が格納されているか」を記録しているTag RAMのサイズが当然増えることになる。

　するとTag RAMの平均的な検索時間が延びることになる。Tag RAMの先頭で目的のアドレスを見つけられれば、Tag RAMのサイズに関係なく最小ですむが、Tag RAMを全部検索して最後で見つけた場合は、Tag RAMのサイズが増えると余分に時間がかかることになるからだ。

　もちろんこの検索は最速で行なわれているから、これでレイテンシーが10サイクルも増えたりはしないし、Tag RAMの「どこで」見つけるかにもよるので、必ずレイテンシーが増えるとも限らない。ただ平均的には1～2サイクル程度のレイテンシーの増加が見込まれると思われる。

　これによる性能劣化よりも、L3容量を3倍増にしたことによるメモリーアクセス性能改善効果の方が圧倒的に大きいので、おそらく通常のベンチマークではこれによる性能の劣化はまずないだろう。加えて消費電力や動作周波数にはほぼ影響がないため、Milan-Xは純粋に性能が改善したMilanとして扱えるわけだ。

　では性能としてはどうか？　ということでAMDから示された例が下の画像だ。

これはSynopsysのVCSというEDA(半導体設計)ツールでRTL検証をした場合の処理速度を比較したものだ

　16コアのEPYC 73F3では1時間あたり24.4本の検証ジョブを実施できるのに対し、同じ16コアの3D V-Cache搭載EPYCでは40.6本のジョブを実施できたという話で、66%の向上が見られたとしている。

　AMDから出された性能評価はこれで終わりだが、まだ公式には製品発表前ということもあるので、おそらく来年のCESあたりでもっと細かな性能評価が出てくるものと思われる。現時点では、いくつかのISVがすでにMilan-XベースのEPYCへの対応を進めていることのみが表明されている。

少なくともここに挙がった5社には、すでにMilan-XベースのEPYCが届いているわけだ