ロードマップでわかる！当世プロセッサー事情 第332回

AMD次期プロセッサーZenの内部構造をパイプライン構成から推察

Zenのクロックは3GHzと予想
2016年のComputexで公開か？

　最後がAGUである。AVX命令の場合が一番クリティカルなのでこのケースで考えてみる。FMAC、つまり乗加算を同時に行なう以下のような演算をAVXで実行する場合だ。

Y＝A×X＋B

　AとBが定数ならば、単にXを読み込んでYを書き出すだけで済むので、1サイクルあたり256ビット＝32バイトというわけで、32バイト/サイクルのロードとストアーが同時に行なえれば理論上は間に合う。

　もちろん、同じFMACでも例えば以下のように、XとYを読み込んでZを書き出すケースだとこれでは不足する。

Z＝X×Y＋B

　インテルがHaswellでロードユニット×2＋ストアーユニット×1という重厚な構成にした(関連リンク)のは、こうしたケースでもキャッシュへの帯域がボトルネックにならないようにという配慮である。

　ただ先に書いたとおりAGUは2つしかないので、これを実現しようとするとAGUの帯域を64バイト/サイクルに増やさないとマッチしないことになるが、さすがにこれは考えにくい。現実問題としてそのあたりは割り切ったのだろうと想像される。

　今回の推定図は、あくまでもZen用のパッチコメントからの情報と、Waldhauer氏との議論で出てきた内容を元に筆者が予想しているものなので、これが正確かどうかはフタをあけてみないと判断できない。

　Waldhauer氏は、他にAMDの取得した特許情報などを元に自身の推定を補強しているが、筆者はそのあたりは今回採用していない。

　いずれにせよ、すでにAMDはK12とZenをテープアウトしたことを第4四半期の電話会議で発表しており、製造に問題がなければ2016年のCOMPUTEXあたりのタイミングで動作するシリコンがお目見えするかもしれない。

　最後に、Waldhauer氏は動作周波数として3.5～4GHzという数字を挙げておられるが、筆者はもう少し控えめな数字(～3GHz程度)ではないかと予想する。

　これは利用すると思われるGlobalFoundriesの14nm LPE(LPPが間に合うかはタイミング的に微妙)、あるいはTSMCの16nm FinFET+が、3GHzを超えるとさすがに消費電力がバカにならないからだ。性能/電力比を重視すると、どうしてもプロセスに関してもあまり攻めた設定はしにくい。

　そもそもTSMCにしてもGlobalFoundries(というよりSamsung)にしても、現在提供しているFinFETプロセスはいずれもモバイルSoC向けを主眼に置いたもので、ターゲットはせいぜい2.5GHz程度で、がんばっても3GHzというあたりだ。

　下の画像は2014年のARM TechConにおけるTSMCの資料だが、だいたい2GHzあたりから消費電力が急増しており、おそらく3GHzでCortex-A57を動作させると2Wでは効かないだろうし、4GHzあたりは想像もできない。

縦軸が1コアあたりの消費電力、横軸が動作周波数である。一般にスマホに採用されるSoCの消費電力は2W以下、タブレットは5W以下とされており、ここから逆算するとスマホ向けのしきい値が400mW程度、タブレットのしきい値が1W程度と思われる

　Cortex-A57が1コアでこれなので、Zenクラスを4GHzで動かすのは無理だと思われる。このあたりの事情はGlobalFoundriesもほとんど同じである。したがって筆者は最大で3GHzという予測を立てている。