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米TI、0.09μmの新プロセス技術を発表

2002年02月05日 17時07分更新

文● 編集部

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日本テキサス・インスツルメンツ(株)の5日付けの発表によれば、米テキサス・インスツルメンツ社は現地時間の4日、0.09μm(90mn)プロセス技術を発表した。

新プロセスでは、幅が37nm(ナノメートル)のトランジスターを形成でき、ワンチップに4億個以上のトランジスターを集積できるという。同社では、デジタル信号処理用プロセッサー(DSP)、特定用途向け集積回路(ASIC)、米サン・マイクロシステムズ社が設計したマイクロプロセッサー『UltraSPARC』などをターゲットとした、高性能、低消費電力でコスト効率の高いシステム・オン・チップ(SOC)ソリューションの開発を進めるとしている。現在、200ミリ/300ミリのウエハーに対応するために開発中で、低消費電力ASICライブラリーを第1四半期に、高性能ASICライブラリーを第3四半期に提供し、LSIの量産を2003年半ばに開始する予定。

新プロセスは、最大9層の銅配線と低誘電率(low-k)材料の有機ケイ酸塩ガラス(OSG:Organo-Silicate Glass/誘電率k=2.8)を絶縁材料として組み合わせたもので、トランジスターには、信頼性を高めると同時にリーク電流を低減するプラズマ窒化酸化膜(PNO:Plasma Nitrided Oxide)を使用する。同社は第3世代の技術として、初めて膜厚1.3nmを達成したという。このプロセスを通信機器などに利用すれば従来の約4倍の最大10Gbpsのデータレートに対応でき、UltraSPARCベースのプロセッサーでは数GHzの動作周波数とチップ・マルチプロセッシング(CMP)などに対応できるという。また、ゲート長、閾値(しきいち)電圧、ゲート酸化膜厚、バイアス条件などを調整することで、最も高性能なトランジスターを信号処理など処理性能を必要とする場所に、また、消費電力の低いトランジスターを実行/待機電力を抑えたい場所に割り当てるられるため、システムの消費電力を2分の1から3分の1に低減することができるという。

同社では、アナログ機能を統合した携帯機器向けのシステム・オン・チップや、ネットワークプロセッサーを統合したワンチップのDSLルーターなどのブロードバンド製品へ応用できるとしている。

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