日本AMD、次世代プロセッサー『K7』のアーキテクチャーを公開

1998年10月14日 00時00分更新

文● 報道局　植草健次郎

　日本AMD(株)は、同社の親会社である米AMD社が'99年上半期に発売を予定している次世代プロセッサー『K7』のプロセッサアーキテクチャーの一部を公開した。また、同時にプロセッサーのロードマップの更新を行なった。価格、出荷時期などは未定。

　今回、プロセッサアーキテクチャの一部が発表された『K7』は、'99年前半の発表時では0.25μmプロセスで製造され、動作クロックは500MHz以上になるという。その後、'99年後半には、現在ドイツのドレスデンに建設中の工場で生産が開始され、0.18μmプロセスに移行が行なわれる予定である。トランジスタ数は2200万個で、ダイサイズは0.25μmプロセスで184平方mmになるという。

　プロセッサモジュールの形状は、米インテル社のPentium IIで採用されているSlot1と物理的に同じSlotAモジュールを採用する。ただし、バスプロトコルはAlphaプロセッサーで使用されている『EV-6』をベースに低電圧シグナルとしたものを採用し、バススピードは200MHzとなっている。3DNow!　テクノロジに対応する。


K7プロセッサのブロック図

　K7は、3個の並列実行x86命令デコーダーを持ち、最大72個のx86命令を制御可能。K7では、x86命令を複数個のマクロOpと呼ぶ命令に分けられ、さらに各マクロ演算（マクロOp）は1個または2個の演算（Op）に分解されたのちに、実行ユニットで実行される。実行ユニットは、3個のスーパースケーラ、オウトオブオーダーの整数演算パイプラインと、3個のスーパースケーラ、オウトオブオーダーのマルチメディア／浮動小数点演算パイプラインによって構成される。パイプラインの深さは、整数演算で10段以上、浮動小数点演算で15段以上になるという。

　K7に搭載されるL1キャッシュは、2ウェイセットアソシエイティブで命令キャッシュとして64KB、データキャッシュとして64KBの合計128KBが実装される。バックサイドL2キャッシュ・コントローラーは512Kから最大8MBに対応し、業界標準のSRAMが使用可能であるという。なお、L2キャッシュの動作速度は、最大CPUコアの動作クロックの3分の2まで対応可能であるが、実際の製品については現在のところ未公開となっている。

　同製品は、サーバーおよびワークステーション市場向けに開発を行なっており、「チップセットさえ対応すれば、無制限のマルチプロセッサー構成が可能である」(Samuel Rogan(サム・ローガン)同社CPGマーケティング部部長代理)としている。

　今回の発表と同時にK6ファミリのロードマップも更新された。'98年第4四半期には、AMD-K6-2の400MHz版のボリューム出荷を行ない、'99年第1四半期には450MHz版の出荷が予定されている。また、K6-3（開発コード名“Sharptooth”）と呼ばれていた製品を、'98年第4四半期に特定のベンダーへ出荷を行ない、'99年第1四半期から本格に出荷を開始すると発表した。また、国内での需要の多いモバイル用途向けに、K6-2のモバイル版新製品を'99年第2四半期に、それ以降にモバイル版の"Sharptooth"をリリースするという。

　これらの製品の投入により、AMDでは「最高のプライス／パフォーマンスをすべてのプライスポイントにて提供する」と述べている。