ロードマップでわかる！当世プロセッサー事情 第896回

Arm自社設計「AGI CPU」の全貌、10-wideデコードと2ダイ構成で見せた優等生的な実力

　Hot Chip 2026解説の第5弾はArmのAGI CPUである。AGI CPUは連載870回で説明しているが、3月の発表の際にArmはAGI CPUの技術的なディテールをほとんど公開しておらず、動作スペックがいくつか示された程度に過ぎない。今回はもう一段踏み込んだ情報が公開された。

初公開されたNeoverse V3の内部スペックと謎のL2帯域

　AGI CPUは基本的にNeoverse CSS(Compute Subsystems)をベースに実装されている。Neoverse CSSがそもそもArmの設計によるものだから、言ってみればNeoverse CSSを利用したリファレンスデザインといった実装になるのは当然である。

とはいえ全部のIPをArmで用意できるわけではなく、例えばPCIeのIPなどはおそらく外部から入手したと思うのだが、どこのIPを利用しているかなどは公開されていない

　まず基本であるCPUコア。Armの開発者向けサイトに、Neoverse V3のパイプライン構造が公開されているが、大まかな構成はともかくとして、詳細なスペック(例えばDecode Queueの処理能力)などは明らかにされていなかったのだが、今回これが公開された。

Neoverse V3のパイプライン構造。なぜかこれがテレメトリー機能の所に掲載されているという不思議

明らかにされた詳細なスペック。上の画像と組み合わせて数値を確認するとわかりやすい

　Decode-Queue/Decodeはどちらも10-wideとなっており、これはNVIDIAのOlympusコアに等しい規模である。Dispatchも当然10命令/サイクルで、384を超える命令をIn-Flightで保持できるとする。

　またRetireも8命令/サイクルで対応できるあたり、上のパイプライン構造の画像にあるCommon Reorder Bufferは相当なエントリ数がありそうだ(Olympusの1000以上かは不明だが)。

　実行ユニットの側はALU×8、BT×3だが、パイプライン構造の画像を見る限りALUとBTは別々のポートが割り当てられているようだ。したがって、これだけで11ポート。さらにLSUはLoad/Store×1、Load×2、Store×1の合計4ポート。FPUはデュアル128bitとなっているが、128bit動作はSIMD(SVE2)動作時だけで通常のFPU命令なら64bitになることを考えると、ここは合計4ポートで、SVE2動作時は2ポート連携して動くような仕組みと考えられる。つまりIssue Portの数は合計19になると考えられる。これは結構な数である。

　また前述の通りデュアル128bit SIMDとあるので、SVE2の処理性能は256bit/サイクルで行なえることになる。この点はOlympus(64bit×3)より上である。Load Storeユニットは3 Load+1 Store、ないし2 Load+2 Storeが同時に行なえる構成である。おそらくSIMDユニットに併せてLoad/Storeの幅は128bitであろう(でないと2 Storeで256bitを書き出しできないからだ)。

　あとここには記載されていない(搭載されていないから記載されないのだろう)が、SMTのサポートはない。そもそもArmのNeoverseの場合、SMTのサポートがあるのは高効率向けのNeoverse Eシリーズだったが、Neoverse E1はSMTをサポートしていたにも関わらずNeoverse E2ではサポートが落ちている。このあたりもOlympusとの相違点と言える。

　ところで、驚異的というか誤植じゃないのか？　と思ったのがL2の帯域で、128Bytes/サイクルというのは、なぜそんなに帯域が必要なのか、今1つ理解できない。Load/Storeユニットが128bit幅だとして4つのLoad/Storeユニットが全部同時に動いたとしても64Bytes/サイクルあれば足りる計算だからだ。

　これに関しては質疑応答でも特に話題に出なかったのだが、どうしてこんな帯域が必要なのかはかなり謎である。2 Load+2 Saveを同時に実行するには、オーバーヘッドがあるから64Bytes/サイクルのままでは厳しいとは思うが、128Bytes/サイクルは必要ないだろうと思うわけで、少し謎である。