ロードマップでわかる！当世プロセッサー事情 第886回

CFETの足を引っ張るPMOSを救え！ imecが提案する新絶縁層と、あえて精度を緩める「Notch Alignment」の妙手

あえて精度を緩める賢さ？
位置合わせの工夫とバルクSi採用で駆動電流5倍を実現

　さてここまでがFS-BDIの説明であるが、ほかにも今回改良が行なわれたことが明らかにされた。まずはBackside側の改良である。先にFlippingという過程があったが、あれはMDBから上を構築したウェハーの上にダミーのウェハーを張り付け、ひっくり返してから今度は上面(つまりMDBの下)の部分を削って、BM0などを構築するという手順を取る。

　その際に問題になるのがもともとのウェハーと、上に張り付けたダミーのウェハーとの位置合わせである。

Marker Alignmentの問題としては、StrikerやLift pin fingerprintといった問題が生じ、これがMDBの位置ずれやSRのロスにつながると説明されている

　これにはMarker AlignmentとNotch Alignmentの2種類がある。正確に位置合わせが可能なのはMarker Alignmentで、100nm未満のズレで上下のウェハーの重ね合わせが可能であるが、その一方で工程が複雑になるほか、HOCPE(High Order Correction Per Exposure:露光の際の補正技術)でもカバーしきれない問題が発生するのが問題とされる。

　一方Notch Alignmentは処理も簡単で、ウェハーの変形も最小に抑えられるのでMarker Alignmentで生じる問題はなくなる一方、精度は300μm(300nmではない)と桁違いに大きくなる。これがIBMのようにCFETを張り合わせで構築すると、Notch Alignmentでは話にならないからMarker Alighment一択になるのだろうが、今回の場合CFETの製造そのものはモノリシックなので、そこまで厳密に位置合わせの必要がないという判断からNotch Alignmentが採用された。

　実際にMarker AlignmentとNotch Alignmentでのウェハーの歪みを比較したのが下の画像で、Notch Alignmentの方はHOCPEをかけた後だと非常に整然としているのがわかる。

Notch Alignmentの300μmというのは実際には最大値っぽく、角度の精度が±0.02～0.05度の場合でおおむね20～50μm(ウェハー外周ほど誤差は大きくなる)だが、それでも数桁大きい。これがAdvanced Notch Alignmentでは100nm未満になるらしいが、なにをどうAdvancedしてるのかは不明。論文にも説明がなかった

　もう1つの改良がSiの限界までの薄化である。下の画像はウェハーをひっくり返した「後」の工程である。上がBeta schemeをSOIウェハーで行なったもの、下が今回のGamma schemeをBulk Siウェハーで行なったものである。

ウェハーをひっくり返した後の工程。なぜBeta schemeがSOIか？　というと、冒頭で示した2022年の論文がSOIウェハーの上に構築されていたためである

　ここで従来の方式の場合、CMP(Chemical Mechanical Polish:スラリーと呼ばれる研磨剤を使いながらウェハー表面を削り取る方法)を使っても、BOX(酸化膜)が残ることでFin Siが残留する場合があり、これが邪魔をしてBSCがうまく接続できない状態になるという現象が発生しやすいとする。

まずはグラインダーで粗っぽくSi層を削り取り、次いでCMPを使って酸化膜を正確に削り取ってから表面をエッチングするという方法が使われる

　これに対して通常のSiウェハーを使う場合、酸化膜がないこともあり、Fin Siが残留しないために、余分な工程なしに完璧に構築できるとしている。

こちらではSiの基板を775μmから約3μmまで研磨し、その後にCMPを使って次の工程に進むとされる

　これにより、最大で80%以上の歩留まりが確保できる。。また先程の繰り返しになるが、FS-BDIを使わないとSiGeが大きく成長して問題の種になっていたのが、FS-BDIを挟むことで完璧に対策できたことも確認されたとする。

それでも最大で80%にしかならない、というあたりがCFETを現実に量産に移す際の課題として立ちはだかっているとも言えなくもないが、少なくともSOIウェハーを使うよりはずっとましになっている

BDIの構築やFill、BC(Backside Connector)の構築の際に問題が生じてしまっていることがわかる。頻度がどの程度か、は示されなかった

たったこれだけの対策でずいぶん大きな効果が得られた、というのが率直な感想である

　こうした結果として生存率は大幅に向上し、電気抵抗も大幅に減り、またPMOS FETの性能も大きく改善した、というのが結論である。PMOS FETの性能向上は電気抵抗が1/5になり、これで駆動電流が5倍近くになった、ということが大きな要因である。これによりPMOS FETが足を引っ張っていたCFET全体の性能が改善されたわけだ。

そもそも生存率が45%というのがすさまじい。85%もまだ量産に耐える数字とは言い難いが

　今回の発表は、imecを含む各社のCFETは、まだまだ改良の余地があることを示しているとも言える。今回の技法がファンダリー各社のCFETにそのまま適用されるかどうかは不明だが、技法の1つとして検討されるであろうことは間違いないだろう。ただ、CFETの量産開始まで、あとどのくらい改良を積み重ねればいいのだろうか？