ロードマップでわかる！当世プロセッサー事情 第830回

HPCからAI向けに用途を変えたInstinct MI350X/400X　AMD GPUロードマップ

MI400について

　最後にMI400について同じように考察してみたい。といっても、現状で示されているのは下の画像だけである。

Scale Out BandwidthはOAMから出る信号のことだが、この世代だとUALinkが実装されるのだろうか？

　まずメモリー帯域。HBM4はSK Hynixが今年3月に、Micronも今年6月にそれぞれサンプル出荷を開始したことを発表している。

　HBM4は信号速度は8Gbpsながら、バス幅が2048bitに拡張されたことで、1スタックあたり2TB/秒の帯域を利用できるとしている。もっともHBM3の時もそうだったが、実際にこの速度を最初の製品から出せるか？　というとやや怪しく、例えば最初の製品は6.6Gbps程度でも不思議ではない。

　それはともかく、トータルとして19.6TB/秒というのが曲者で、8スタックではスタックあたり2.45TB/秒が必要になって間に合わない。なので10スタック(スタックあたり1.96TB/秒)か、12スタック(スタックあたり1.633TB/秒)の構成になる。

　12スタックの場合、信号速度は6.533...Gbpsということになり、これは先に示した6.6Gbpsと非常に近い。おそらくMI400の最初の製品は、12スタック/6.6GbpsのHBM4を利用するだろう。

　次がメモリー容量。SK Hynix/Micronともに36GB/スタックのHBM4のサンプルを出荷しているとしており、これを12個搭載すると432GBとなるのでちょうど容量的に見合う数字になる。

　性能のFP4で40PF/FP8で20PFというのはSpasity（Spasityについては連載751回を参照）の場合と考えれば、現在のMI350Xの2倍であり、おそらくMatrix Pathをさらに強化することで対応するものと思われる。そもそもHBM4を12スタック載せる時点でパッケージサイズが一回り大きくなるため、利用できるトランジスタ数は増えるし、製造プロセスはおそらくTSMC N2になる。

　このN2はN3Eと比較してロジック密度が15%向上するとしており、このままではダイサイズの大型化を加味してもやや面積が足りない。ありそうなのは、HPC向けの機能はVector Pathのみにとどめ、Matrix FP64とかをバッサリ切ってトランジスタを節約するという策が講じられるかもしれない。

　あと、MI350ではIODが2つだったが、MI400ではIODが3つになり、XCDの数がトータルで12などに増えても不思議ではない。問題はそのMI400の消費電力がどの程度になるか、ということだ。Rubinに負けない、2000Wクラスの製品が爆誕しそうで怖い。