ロードマップでわかる！当世プロセッサー事情 第810回

2nmプロセスのN2がTSMCで今年量産開始　IEDM 2024レポート

配線層はN3世代のものを踏襲するも
SOICへの親和性がさらに高まる

　配線に関しては、こちらも詳細は明らかにされなかったが、MoL(Middle of Line:M4～M14位の配線層)の抵抗値と寄生容量の積を55%削減し、これにより動作周波数にして6%の改善が実現したとしている。

抵抗と寄生容量でRC回路が構成され、このRC回路の時定数が律速条件になるという話は連載464回で説明した。つまりRCの積を55%削減したら、時定数が6%減ったということである

　また、M1/M2はN3/N3Eと比較して全体の寄生容量を10%減らせたとしている。ただ配線層、基本的にはN3世代のものを踏襲しているようだ。加えて垂直方向の接続を行なうVIAに関しても、抵抗値で25%、RCの積で20%の削減を実現したとする。

M1の寄生容量がおよそ半分になったことで、全体としては10%削減になった

VIAも、抵抗値で25%、RCの積で20%の削減。ただし、これがどういう配線構造や材料を利用したのかは未公開のまま。193i 1P/1E(One Patterning/One Etching)なので、ArFのシングルパターニングで実現しているようだ

　その配線だが、N2では3次元集積化技術SOICへの親和性がさらに高まったらしい。まず従来だとアルミだったバックエンドの配線はすべて銅ベースになり、SOICを簡単に実現できるようになった。配線も最小で4.5μmにすることが可能になったとする。

N2ではSOICへの親和性がさらに高まった。Zen 3の3D V-Cacheの場合、17μmピッチだったことを連載651回で説明している

　ただ以前Zen 3の3D V-Cacheの時にはKOZ(Keep Out Zone:熱などによる歪の影響を避けるために、なにも配線しない領域)が6.2μm×6.3μmとけっこう大きかったのだが、そもそもの配線ピッチが4.5μmまで縮小すると、KOZはどのくらいになるのだろうか？　というのはやや疑問だ。

　配線全体の断面が下の画像だ。配線層の総数が18層なのがこれでわかった。ちなみにN3では確か16層(M0～M15)だったので、MOLが2層増えたかたちになる。

TSMCはN2にBSPDNを持ち込まないので、配線と電源供給は同じく上層からになる