ロードマップでわかる！当世プロセッサー事情 第810回

2nmプロセスのN2がTSMCで今年量産開始　IEDM 2024レポート

　前回まで、間に1回挟みつつインテルのIEDM 2024における発表を説明してきたが、これで主要なインテルの発表は網羅した感がある。

※画像出典：TSMC

　あと残っているのは9-3(30nm Channel-Length Enhancement-Mode GaN MOSHEMT Transistors on a 300mm GaN-on-TRSOI Engineered Substrate)と24-2(The critical role of 2D TMD interfacial layers for pFET performance)、32-3(Correlation of TMD Defects with Device Performance in Ultra-Scaled Channels: Theoretical Insights and Experimental Observations)の3つである。

　9-3はタイトルにもあるように信越化学子会社の信越半導体製のTRSOI(Trap Rich Silicon On Insulator:RF回路向けなどに使われる特殊なウェハーで、シリコンと酸化膜の間にTrap Richと呼ばれる特殊な層を挟み込んだもの)を利用してGaN MOSHEMTトランジスタを構成したというもので、最大532GHz動作を確認したとしているが、これはロジック向けではなくRF(Radio Frequency:無線周波数)向けのもの。

　24-2はベルギーIMEC(Interuniversity Microelectronics Centre:大学際微細電子工学中央研究団)、32-3はアイルランド国立大学コーク校の中にあるTyndall National Instituteによる論文で、どちらもインテルが研究に協力したという話であってインテルそのものによる発表ではない。

　よって、インテルの紹介はこの程度にして、ほかにいくつか目についたものを取り上げたい。今回はTSMC(Taiwan Semiconductor Manufacturing Company:台湾積体電路製造)が発表した"2nm Platform Technology featuring Energy-efficient Nanosheet Transistors and Interconnects co-optimized with 3DIC for AI, HPC and Mobile SoC Applications"である。タイトルの通り、TSMCのN2についての説明である。

2nmプロセスのN2が今年量産開始

　下の画像がこれまでのTSMCのプロセスノード変遷である。赤丸になっているのが他社に先駆けて投入したノードであり、16nm以降で言えばほぼ独壇場になっている。

TSMCのプロセスノード変遷。むしろ28nm世代あたりまでは他社より後だったし、UMCなどと比較しても遅れを取っている時期もあった。TSMCが他の追従を許さないポジションについたのは、ここ10年かそこらだけの話である

　ちなみに20nmについて言えば、インテルの22nmが先行したし、10nmも(まともな量産が可能になった時期はともかく)量産開始そのものはインテルの方が先と言えば先である。28nmは、インテルがこれをスキップした(32nm→22nm)ため、結果的にTSMCが先行したに過ぎない。

　その28nmと比較して、2nm世代は性能消費電力比で15倍、面積あたりの性能消費電力比で言えば140倍にも達するとする。

2nm世代は性能消費電力比で15倍、面積あたりの性能消費電力比は140倍に達する。28nm世代と比較するからこういう大きな数字になる、という側面もある

　その2nm、最初に登場するのはN2となるわけだが、間もなくApple以外の製品も量産に入るN3Eと比較して、以下の性能が挙げられている。

• 同一消費電力なら10～15%高速
• 同一動作周波数なら25～30%省電力
• トランジスタ密度15%向上

このN2世代のパフォーマンスは何種類か数字がある。というのは以前は推定やシミュレーション、あるいは設計目標を示したものだったからだが、今回はすでにTechnical Qualificationに入った段階での数字なので、比較的確度は高いと思われる

　最適化がPPACtに進化したのが特徴的だ。もともとはPPA、つまりPower, Performance, Areaの3つのキーファクターがあり、これのバランスをどこで取るかという話である。

　傾向的に言えばPerformanceを取るか、それともPowerとAreaを取るかというケースが多い。要するに性能を上げようとするなら電圧を高めにするとともに、トランジスタも面積の大きい高速型を使うのが適切だ。省電力/省エリアサイズなら電圧を落とすとともに、低い電圧でも動く高密度型トランジスタを使うのが適切で、あとはどの程度の性能をどの程度のエリアサイズと消費電力で欲しいか、というバーターとなる。

　これに最近はコスト(最適化までにどの程度の手間をかけるか)が入ってきたPPACと言われていたのだが、加えてN2ではTime-to-Marketまで入ってきたことになる。これは設計～量産開始までの時間をどれだけスマートに短縮できるか、を意味したものである。一番下にある"Extensive technology-design co-optimization with smart design-rule scaling"がこれである。

　古い話だが、BroadcomがTSMC N7でVulkanというArm v8ベースの独自コアを設計したとき、論理設計をベースに物理設計するのに4回のやり直しが必要で、ほぼ1年を要した。つまり物理設計を行ない、それをシミュレーションにかけてボトルネックを見つけて、その最適化をしてからまたシミュレーションを……という一連の流れに3ヵ月かかり、しかも4回も繰り返してやっと満足いく結果が得られたという話だが、もうこんな悠長な最適化をやっていられないという話である。