ロードマップでわかる！当世プロセッサー事情 第809回

銅配線をルテニウム配線に変えると抵抗を25%削減できる　IEDM 2024レポート

　昨年12月7日～11日にかけ、サンフランシスコでIEDM(International Electron Device Meeting) 2024が開催された。今回のIEDM2024第6弾で紹介するのは39-2の"Subtractive Ruthenium Interconnects with Airgap"である。インテルのプレビューでは下の画像に相当する話だ。

このスライドには出てきていないが、実際にはAG(Air Gap)もけっこう効果的という話も語られている

Cu配線をRu配線に変えると抵抗を25%削減できる

　要旨はダマシンを利用してCu(銅)配線を利用する代わりに、サブトラクティブを利用してRu(ルテニウム)配線を形成したところ、25nm未満の配線ピッチで最大25%の抵抗を削減できたというものだ。もっとも単にRu配線だけでなく絶縁層にAir Gapを併用するなど、いろいろ工夫が凝らされている。またRuの抵抗を最大15%低減する技法についても併せて発表された。

　ここしばらくの間、ロジック回路の性能や密度に関して支配的なのはトランジスタそのものよりも、それをつなぐ配線層の方である。下の画像はこの背景を説明したものだが、左はトランジスタ数の増加傾向を示したもの、右はこれにともない配線のピッチがどんどん微細化されていることを示したものだ。

トランジスタ数と配線ピッチの関係。左のグラフは当然対数軸である

　当たり前の話で、面積あたりのトランジスタの数が増えるということは、トランジスタ同士をつなぐ配線の数がそれだけ増えるわけで、これを一定面積の中に押し込もうとしたら配線自身の幅と配線の間隔のどちらも狭める必要がある。結果、配線のピッチ(と配線の幅そのもの)も、トランジスタの増加の逆数に比例するように狭まるのは致し方ない。

　この配線を狭めると、特に銅配線ではいろいろと問題が出てくる。ある程度の幅がある時には抵抗も少なく、コストも低い銅であるが、幅が狭まってくると配線抵抗が急激に増える傾向がある。

　またエレクトロマイグレーションと呼ばれる問題も出てくる。最初にこれに触れたのは連載464回で、とりあえず最初の10nm世代ではこのエレクトロマイグレーション対策としてCo(コバルト)を使ったら、今度は配線抵抗が銅よりも増えてしまい、足を引っ張ることになったので10nm世代で一度配線の実装のやり直しが発生したという話を連載483回で説明した。

　この対策がIntel 7で採用された、Cu配線の外側にTaN(窒化タンタル)のバリアを被せたTaN with Cu Alloyと、同様にCo配線の外側にTa(タンタル)のバリアを被せたTa barrier with Co linesであり、これはIntel 4ではCuヒア線の外側にコバルトの膜を作り、さらにその外側をTaのバリアで覆うTa/Co with pure Cuに進化した。

　エレクトロマイグレーションの対策をしながら、なんとか配線抵抗を減らすべく苦労した結果である。もっともこれはIntel 4/3や、おそらくIntel 20A/18Aあたりまではこれでいけるだろうが、その先のIntel 16Aやさらにその先になると、より一層配線密度を上げる必要が出てくるから、このまま使えるかどうかは不明である。