酸化ハフニウム(HfO2)でフィンをカバーすると性能が改善、TMD半導体の実現に近づく　IEDM 2024レポート

2025年01月27日 12時00分更新

インテルがHfO2成膜を実現

　ここからが今回の発表の内容である。従来のMoS2にHfO2を積層するプロセスでは、Dangling Bond(原子における未結合手)が存在せず、このためHigh-Kでの膜形成が難しかったため、Low-Kでの膜形成層が必要になっていた。

　ところがインテルは今回、HfO2 ALDプロセスを改良し、原子レベルでシャープな界面を持つ、均一でピンホールのないHfO2成膜を実現したとする。これによりLow-Kの膜を入れる必要がなくなり、それだけ特性が改善されるとする。

左が従来、中央が改善された表面。SEMレベルでも明確に均一になっているのがわかる。一番右が断面写真である。HfO2とMoS2の膜の厚みは合計でも5nm程度になる

　この技法を利用してGAAのフィンを構成したのが下の画像だ。厳密に言えばまだこれはGAAを構成する途中である。左はMoS2のシートの周囲にHfO2の膜を形成した状態だが、まだ周囲に炭素が大量に残っている。これを洗浄などによりキレイに取り除いたのが右の状態だ。

左はEDX(元素マッピング)を利用してのフィンの構成確認。右はTEM(透過形電子顕微鏡)を利用してのもの

　ちなみにこの洗浄の行程についても比較しており、摂氏50度という低温での洗浄でもGAAの歩留まりはわりと高い数値(66%)を維持できる一方、温度を上げるとチャネルの機械的な欠陥、あるいは剥離に起因するOpen Channel(つまりチャネルが構成できなくなる)の頻度が２倍以上に上がったそうだ。

なぜかこのスライドでは省かれているが、論文では50度でのOpen Channelの頻度が10%だったのに、300度では19%、400度では31%まで増加したことが示されている

　この工程を経て最終的に構築されたGAAが下の画像である。左のClean 1とClean 2は従来発表されてきた研究の際のもので、Clean 3が今回の研究の成果である。

この比較はLg(ゲート長)＜60nmのものとのこと。フィンの幅は43nmほどになる

　Clean 1/2と比較した場合、Clean 3のSSsatは121mV/dから101mV/dに減少し、それでいて3Vの固定オーバードライブにおける駆動電流は197μA/μmから297μA/μmとおよそ1.5倍に向上している。DIBLは111mV/Vから76mV/Vに減少している。

　インテルはこの効果はHfO2/MoS2/HfO2界面の清浄度/品質の改善によるものと考えているとのことだ。

Vd＝1Vにおける電流値は900μA/μmを超えており、これは記録的な数値とのこと。またコンタクト部の抵抗も記録的に少なくなっており、これらはいずれも界面の清浄度や品質の改善によって実現した、としている

　ちなみにコンタクト部の抵抗Rcの数値は、大規模なGAAデバイスがまだ存在しないので直接測定できず、Vd/Id(電圧/電流カーブ)からの推定とのことだが、インテルによればこれは蒸着コンタクトスタックの最適化値に近いとしている。