ロードマップでわかる！当世プロセッサー事情 第722回

インテルの最新パッケージング技術でCPUが100×100mmに拡大　インテル CPUロードマップ

EMIBのBump Pitchが55μm→45μm→36μmに
36μm世代ではTSVが利用できる

　次いで(2)のEMIB。2021年8月の時点でのEMIBのロードマップはBump Pitchが55μm→45μm→40μmとされていたはずだが、この40μmがなくなり、45μmのままで行くことが明らかにされた(36μmはFoverosの方の数字)。

2021年8月の時点でのEMIBのロードマップ

　また、より大きなEMIBのインターポーザーを作れるようになる、としている。この「現在はreticleから4.5倍どまりだが、6倍以上に引き上げる」は説明が必要だろう。

図1

　EMIBも、例えばSapphire Rapidsの場合ではダイ同士のPoint-to-Pointで済んでいるから図1の上段のように小さな構造で構わなかったが、今後UCIeなどで複数のダイを複雑につなぐことを考えると、図1の中段のようにDie AとDie Cを直接接続できないので、Die Bの中にDie AとDie Bをつなぐ配線を仕込む必要が出てきてしまう。

　これは不便であり、図1の下段のようにしたいところだ。ただこうなるとEMIBの大きさはどうしてもチップより大きくなる必要がある。

　EMIBはシリコン・インターポーザーの一種なので、製造は普通のLSIと同じで、マスクを作って露光をし、エッチングする……という一連の過程を経る。トランジスタを作るわけではなく配線層だけなのでそれほど難しくはないが、必然的に製造できるEMIBの大きさは限界がある。

　とはいえ、そもそも今のLSIを作るためのマスクは、もちろん回路の大きさと同じでは作れない(配線幅30nmのマスクなど作れるわけがない)ので、例えば10倍のサイズのマスク(配線幅を300nmにする)を作って、それを露光の際に10分の1の寸法に縮めて転写するわけだ。

　この縮める比率を緩めれば、より大きな寸法を作ることは簡単である。これまでは、最大Reticle Limit(1回で露光できる限界の面積：おおむね800mm²)の4.5倍(おおむね3600mm²)までのインターポーザーを作れたが、これを6倍以上(4800mm²以上)まで広げる、という話である。

　それともう1つTSVの話。EMIBでTSVをどうやって使うのか？　という話で、まさかEMIBからTSVを生やすことで複数のチップを垂直にスタックできるのか？　と思ったらそういう話ではなかった。

　先ほどの図1に戻るが、この構造ではDie Bは完全にシリコン・インターポーザーの上に載ってしまう。したがって、外部に出す信号や電源/GNDなどもシリコン・インターポーザー経由で配線する必要があるわけだが、TSMCのCoWoSだとその下のパッケージに接続できるので比較的容易である。

　ところがEMIBでは基本ダイ間の接続で、パッケージへの接続がない。そこで、図2のようにEMIBの上に載ったチップから直接パッケージにつなげられるTSVを用意し、これを利用して外部への信号あるいは電源/GNDを接続できるようにする、というためのものだそうだ。

図2

　このTSVは2026年に利用可能となっている。またEMIB自身の寸法も、現行は55×55mmが最大であるが、2024年の45μm Bump Pitchの世代では92×92mmまで拡大されることになるそうだ。

第3世代のFoverosが2024年頃を目途に立ち上がる
FoverosのBump Pitchは36μm→25μmに

　次は(3)のFoverosである。先に書いたようにすでに第2世代のFoveros(第1世代はLakefield)がIntel GPU MAXで採用されており、また間もなく発表される(はずの)Meteor Lakeも第2世代のFoverosを利用することが明らかになっているが、これに続き第3世代のFoverosが2024年頃を目途に立ち上がるとされている。

　こちらはBump Pitchを25μmに縮小したものである。インテルの以前のロードマップに従えば、Meteor Lakeが第2世代、Arrow Lakeが第3世代に相当することになるのだが、Intel 20Aと組み合わせる形でこの第3世代Foverosがお披露目になる予定なのかもしれない。

連載第657回で紹介したロードマップ