ロードマップでわかる！当世プロセッサー事情 第633回

Ponte VecchioとIntel Arcに関する疑問をRaja Koduri氏が回答　インテル GPUロードマップ

X^e-Linkは8タイルの相互接続でしか使えず
スケールアウトにも利用できない

　X^e-LinkはすべてのタイルがPeer-to-Peerで接続される構造になっている。これを例えばツリー構成にしたり2D/3Dメッシュにしたりする方策を取れば、より多くのタイルを接続できるし、あるいはスケールアウトの方向(つまりラック内の別のタイルグループに接続するなど)にも応用できそうではあるのだが、これに関しては「現状のX^e-Linkの能力は限られている」としており、あくまで8タイルの相互接続の形でしか使えないこと、それとスケールアウトには利用できないとした。

X^e-LinkはすべてのタイルがPeer-to-Peerで接続される

　実際アルゴンヌ国立研究所に納入予定のAuroraの場合、1枚のモジュール内の接続はX^e-Linkで行なわれるが、モジュール間はHPE(旧Cray)のSlingShotで接続されることになっており、スケールアウトの接続はSlingShotのような外部インターコネクトに任せる、という返事であった。

Auroraのモジュール

　余談であるが、前回の下の画像で、筆者は赤枠で囲んだ部分をX^e-Link/PCIe&CXL Bridgeと説明した。ただ、ひょっとするともう1つこのチップには用途があるのかもしれない。

PMICには大きすぎる気がするし、他のモジュールへのReTimerという可能性もあるが、X^e-Linkのままではホストと接続する方法がないので、どこかにブリッジが必要なのは事実で、このチップがブリッジではないかと筆者は考えている

　実はAuroraの構成において、インテル/HPE/アルゴンヌ国立研究所のいずれもSlingShotが「どこに」接続されるのか、明示的に説明をしていない。普通に考えればCPU側のPCIeバスに接続するという形になるのだが、実はそうではない構成がある。

　HPE/AMDが納入するFrontierがそれで、SlingShotがRadeon Instinct側に接続されることになっている。Frontierの場合は1つのノードがEPYC×2+Radeon Instinct×4で構成されているが、ノードあたり4つのSlingShotのEndpointが搭載されることになっている。

　以上の話を念頭に、アルゴンヌ国立研究所のAuroraのインターコネクトページを見てみると、“Aurora will use Slingshot fabric connected in a Dragonfly topology with 8 fabric endpoints per node.”という文言が踊っている。つまりモジュールに8つ、SlingShotのエンドポイントが搭載されるわけで、これはどう考えてもSapphire RapidsというよりもPonte Vecchioに搭載されているとしか思えない。つまり赤枠の中のチップは、X^e-Link/SlingShot Bridgeと考えた方が良さそうな気がする。

　この場合PCIe/CXLがどこから出てくるのか？　という疑問は当然あるわけで、ひょっとするとBase Tile側にPCIeのI/Fが入るというのが普通の考え方だが、大穴としては赤枠の中のチップがDragonFly Endpoint兼PCIe/CXL Bridgeという可能性も残されている。このあたりは来年Auroraが導入される時期にはもう少し詳細が明らかにされることを期待したい。