2013年にUSB 3.1の規格を解説したが、そこからすでに6年。実は2017年にUSB 3.2の仕様策定は完了しているのだが、こちらはまだ普及に至ってない(コントローラーすら存在しない)のにも関わらず、先日USB 4.0の発表があったりと、急にUSBを巡る状況がさわがしくなってきた。そこで、USBの規格を改めて整理しておこう。

そもそもUSB 3.2とは?
USBの仕様策定を司るUSB-IF(USB Imprementation Forum)は2017年9月25日、USB 3.2の仕様策定が完了したことを発表した。発表によればUSB 3.2とは以下のものとされている。
- Two-lane operation using existing USB Type-C cables
(既存のUSB Type-Cケーブルを利用して、2レーンオペレーションを行なう)
- Continued use of existing SuperSpeed USB physical layer data rates and encoding techniques
(既存のSuperSpeed USBの物理層とデータレート、エンコード方式などをそのまま継承する)
- Minor update to hub specification to address increased performance and assure seamless transitions between single and two-lane operation
(1レーン/2レーン操作の移行をスムーズに行なうため、Hubの仕様は若干アップデートされた)
要するに、以下の方法で転送速度を倍にした形だ。
- USB 3.0:5Gbpsの送受信レーンを1対追加
- USB 3.1:送受信レーンを10Gbpsに増速
- USB 3.2:送受信レーンを2対に増強(速度は10Gbpsのまま)
これが可能になったのは、USB Type-Cコネクターとケーブルが、そもそも2対の信号線を持っていたためだ。USB Type-Cでは「コネクターに裏表がない」(厳密に言えばあるのだが、表裏逆に差しても送受信が問題なくできる)という仕組みを実現しているが、これを実現するために、同時に2対の信号を送受信できるようにしてある。
レセプタクル(Type-Cのジャック)とコネクターの配線レイアウトを下の画像に示すが、表裏(A側とB側)がちょうど180度ひっくり返ったようになっているのがわかる。
画像の出典は、Universal Serial Bus Type-C Cable and Connector Specification Release 1.3
信号線の意味 | ||||||
---|---|---|---|---|---|---|
D+/D- | USB 1.1/2.0の信号伝送用。双方向伝送。レセプタクル側(Figure 2-1)を見ると一見2対の信号が用意されているように見えるが、プラグ側(Figure 2-2)を見るとわかるように信号線そのものは1対しか用意されていない。 | |||||
TX1±,TX2±, RX1±,RX2± |
USB 3.0/3.1用の信号伝送用。こちらは速度が高速な関係で片方向伝送となっているので、2対4本で1セットとなる。なのでここでは2セット分の配線が用意されているのがわかる。 | |||||
VBUS | 5Vの電力供給用 | |||||
GND | 5V電源用のGND。片面あたり2本に増えており,1本で500mA,2本あるので片面あたり1Aまで流せる。 | |||||
SBU1,SBU2 | Type-Cで追加された追加の信号線(Side Band Use)。通常の接続では利用されないが、Type-CのAlternate ModeやAudio Adapter Accessory Modeなどではこれを利用することが規定されている。 | |||||
CC1,CC2 | Configuration Pins。これもType-Cで追加されたもので、特にUSB PDを利用する際に電力の供給元/供給先/Dual-Role(電力の供給元/供給先のどちらにもなれるもの)の区別を行うために、このピンを利用して通信する。 |
以上のようにケーブルおよびコネクターは2セット分の信号を同時に流せるようになっている。おそらくはType-Cの策定時に、Two-Lane Operationへの配慮があったのだろう。

この連載の記事
-
第814回
PC
インテルがチップレット接続の標準化を画策、小さなチップレットを多数つなげて性能向上を目指す インテル CPUロードマップ -
第813回
PC
Granite Rapid-DことXeon 6 SoCを12製品発表、HCCとXCCの2種類が存在する インテル CPUロードマップ -
第812回
PC
2倍の帯域をほぼ同等の電力で実現するTSMCのHPC向け次世代SoIC IEDM 2024レポート -
第811回
PC
Panther Lakeを2025年後半、Nova Lakeを2026年に投入 インテル CPUロードマップ -
第810回
PC
2nmプロセスのN2がTSMCで今年量産開始 IEDM 2024レポート -
第809回
PC
銅配線をルテニウム配線に変えると抵抗を25%削減できる IEDM 2024レポート -
第808回
PC
酸化ハフニウム(HfO2)でフィンをカバーすると性能が改善、TMD半導体の実現に近づく IEDM 2024レポート -
第807回
PC
Core Ultra 200H/U/Sをあえて組み込み向けに投入するのはあの強敵に対抗するため インテル CPUロードマップ -
第806回
PC
トランジスタ最先端! RibbonFETに最適なゲート長とフィン厚が判明 IEDM 2024レポート -
第805回
PC
1万5000以上のチップレットを数分で構築する新技法SLTは従来比で100倍以上早い! IEDM 2024レポート -
第804回
PC
AI向けシステムの課題は電力とメモリーの膨大な消費量 IEDM 2024レポート - この連載の一覧へ