ロードマップでわかる！当世プロセッサー事情 第464回

あと1年は10nm製品を投入しないと明言　インテル CPUロードマップ

10nmプロセスの問題点は
配線の微細化

　昨今なぜ配線層が急に問題になってきたかというと、配線の微細化が進んだからだ。連載419回のMetal Pitchをご覧いただくとわかるが、32nm世代では配線の間隔は100nm程度であった。これが10nm世代では36nmまで狭まっている。

Metal Pitchは、トランジスタと同じ層に形成する配線の間隔だ

　ちなみにこの100nmや36nmというのは配線の幅そのものではなく、配線同士の間隔であって、配線そのものの幅はインテルは公表していない。

　ただラフに言えばほぼMetal Pitchの半分なので、100nm世代なら50nmほど、36nmということは18nmという計算になる。ただ、50nmなり18nmがまるごと全部配線ではない。

一番下がFinFETのあるトランジスタ層、その上に薄くContact Gate(FinFETと配線をつなぐ層)があり、M0とM1はトランジスタ同士や、場合によっては小さなCell内部をつなぐ程度のLocal Interconnectと呼ばれる用途に、M2から上はトランジスタ間やCell間をつなぐGlobal Interconnectと呼ばれる用途に使われる

画像の出典は、IEDM 2017におけるIntelの“A 10nm High Performance and Low-Power CMOS Technology Featuring 3rd Generation FinFET Transistors, Self-Aligned Quad Patterning, Contact over Active Gate and Cobalt Local Interconnects”という論文。

　下図がその配線部の中身だが、誘電体は考える必要がないのでおいておくと、まず外側にバリア層がある。これは銅配線の際に導入されたものである。銅は抵抗が低い代わりに、他の材料を汚染するという厄介な性質があり、この銅イオンが外部に逃げ出さないように封をするのがバリア層である。

　これが数nmほどの厚みがある。次がライナー層で、配線材料(銅)とバリア層をくっつける、いわば接着剤の様な機能を持つものだが、こちらも数nmの厚みがある。仮にバリア層とライナーがどちらも1nmの厚みだとすると、50nmの場合銅配線の実質的な幅は46nmであるが、18nmの場合は14nmまで減ることになる。配線を微細化といっても、バリア層やライナーの厚みはそうそう変えられないからだ。

　エレクトロマイグレーションの発生には、配線材料の電子の平均自由行程と呼ばれるものが関係してくる。これもラフに言えば、配線幅が平均自由行程を下回るほど狭くなると、急激に衝突が発生することになる。銅配線の中での電子の平均自由行程は40nmほどであり、32nm世代の46nm幅ならそれほど問題はないが、10nm世代の14nm幅ではかなり厳しい。