ロードマップでわかる!当世プロセッサー事情 第891回
謎多き次世代Xeon「Diamond Rapids」を解剖、3D Meshの進化と新命令セットAPXがもたらす変革
2026年08月31日 12時00分更新
DLB廃止・クロックドメイン・実装プロセスに見る製品仕様
ところでXeon向けのアクセラレーターといえば、Sapphire Rapidsの時代にDLB(Dynamic Load Balancer)が搭載されていたはずだが、今回DLBが存在していない。
これについては質疑応答の中で「インテルでは顧客のニーズの変化に応じて、シリコンリソースをどのように最適に配分すべきかを継続的に評価している。Diamond Rapidsでは、AIアクセラレーション、メモリー帯域幅、プラットフォームのスケーラビリティといった分野を優先し、専用のDLBアクセラレーターを統合しないことを決定した。この機能はソフトウェアベースの実装を通じて引き続き利用可能であり、柔軟性を確保しつつ、データセンターの幅広いワークロードにメリットをもたらす機能にハードウェア投資を集中させることが可能となっている」という回答が示された。
次に電力と熱管理だが、今回大きく説明されたのは主にクロックドメインの話である(Photo09)。正確に言えばクロックとパワーの両方であるが、要するにコア/CBB/IO/メモリーの大きく4つのブロックに分割して、それぞれ独立にDVFS(Dynamic Voltage and Frequency Scaling)で動作を制御している。
DVFSという用語はあまりインテルではなじみがない(逆にインテル以外では広範に使われている)が、SpeedStepからスタートした、動作周波数と電圧をダイナミックに変更することで性能と省電力性を両立させる技法である
このクロックドメインに関しては、やはり質疑応答の中で「Fan Out Fabricのクロックドメインであるが、ファブリック全体には少なくとも3つのクロックドメインが存在する。つまりCCB内、Unified Memory Fabric、およびI/O Fabricである。Diamond RapidsのSOCレベル、つまり4つのCBBと2つのFabric Hubでは合計合計8つのクロックドメイン(4つのCBBに加え、各Fabric Hubに2つずつ)が存在する。これにより、サーバーのあらゆる具体的な使用シナリオに合わせて、消費電力とパフォーマンスを最適化するための豊富な選択肢が提供される」という回答が出ている。
実装を考えると、CoreとCBBを独立したドメインにするのは難しい(CBBの上にコア用の独立したIVR:Integrated Voltage Regulatorを構築する必要がある)から、コアごとというよりもCBB+コアで1つにする方が現実的な実装と思える
ここから見ると、上の画像ではコアドメインとCCBドメインが別に提供されているように見えるが、実際にはこれが1つになっている可能性がある。
さて、次は実際の製品の実装についてである。下の画像が概要である。
次に示すがCore ChipletはIntel 18A-Pを利用しての製造である。それにしても16コアのPコアを搭載するのだから、かなりの大きさになるのは間違いない。ここからも、そもそもこのBase Tileがかなりの大きさだと想像できる
コアを搭載したCore Chiplet×4が1つのCBB用のBase Tileダイに搭載されており、つまり1つのDiamond Rapidsは最大16個のCompute Chipletが搭載される計算になる。
これで最大256コアなので、つまりCompute Chipletあたり16コアだ。またLLCは最大1.28GBなので、Base Tileあたり320MBのLLCを搭載している計算である。この時点でかなりBase Tileの大きさが巨大であることが容易に想像できる。
そしてその実装の様子が下の画像だ。Core ChipletはIntel 18Aの高性能版であるIntel 18A-P、Base TileはIntel 3-T、Fabric HubはIntel 3での製造である。
Intel 3-Tは2024年に詳細が発表されているが、Intel 3にシリコン貫通VIAのサポートが追加され、また240nmのHigh Performance Libraryに加え、210nmのHigh Density Libraryをサポートしたプロセスである。
今回320MBもの大容量SRAMを搭載することから、プロセスは210nmのHigh Density Libraryを利用している可能性が高い。Fabric Hubの方はすでに実績あるIntel 3での生産である。
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