ロードマップでわかる！当世プロセッサー事情 第891回

謎多き次世代Xeon「Diamond Rapids」を解剖、3D Meshの進化と新命令セットAPXがもたらす変革

　今週からHot Chips 2026での発表を解説していきたい。初回はインテルのDiamond Rapidsである。過去にDiamond Rapidsは何度か紹介しているが、現在のP-Core Xeon 6の後継となる製品である。

　もともと2020年頃のロードマップにはすでにDiamond Rapidsの名前が出てきているのだが、その後一度行方不明になってしまった。ところが2024年にDiamond Rapidsの名前がインテルの公式資料に出てきており、そういう製品を計画中であることがこれで確認された格好である。

　そして2025年6月には、Developerサイトで「我々はGCCのx86バックエンドで、次世代のXeon Scalableプロセッサー(コード名Diamond Rapids)をフルにサポートする」と述べており、製品があることそのものはほぼ確定と言って良い状況だった。

ダイ分離と3D Meshを進化させたDiamond Rapidsの全体構造

　さて今回は製品の詳細というよりも、Diamond Rapidsの基本的な特徴をまとめた格好で、細かい情報はまだ時期尚早という感じかと思われる。まず基本的な構造として、Ring→Mesh→Tiled Mesh→Modular Mesh→3D Meshと進化してきたわけだが、Diamond Rapidsも3D Meshに属する。

Meshといっても実際はRingを組み合わせてMeshにしていたりするので、いわゆる普通のNoC(Network on Chip)やMesh(文字通りのMesh構造)とは少し違う

　ただ今回はこれがFan-out Fabricに進化した、というのがインテルの説明だ。Fan-outの定義は「ダイの外側に配線ピンを置くこと」であるのだが、ここでの意味は「パッケージ基板内に高密度配線を通して、離れた場所にダイを置く」ことである。

逆にAMDはGen 5までのEPYCやRyzenが全部ここで言うところのFan-out Fabricであり、Zen 6のVeniceでFan-outをやめた(Ryzenはまだどうなるかわからない)という逆の傾向になっている

　インテルのEMIBやFoverosは、ダイ同士が極めて近い位置に置かれていることを前提にしていたが、これをやめたわけだ。理由は簡単で、Beachfrontの制限である。Beachfrontというのはチップの周辺の、信号線を配置できる領域である。要するにダイの4辺がこのBeachfrontに当たるが、ここだけで信号を通そうとすると信号本数に制約が出るのは否めない。

　またダイ同士の配置に制限が出る。これを解決するために、インテルは従来のEPYCやRyzenと同じようなFan-out構成を取ったわけだ。あと、巨大なダイ同士の配置はどうしても近接させるのは無理な場合が多いし、だからといってCoWoS-Lなどに代表される巨大なインターポーザーを利用するのはコストだけでなく製造レベルでの問題も大きい(Rubin Ultraの失敗はまだ記憶に新しい)。

　もう1つ大きな変革は、やっとメモリー・コントローラーをCPUダイと分離したことだ。これまでインテルはかたくなにコアとメモリー・コントローラーを同一のダイに搭載していた。理由はもちろんレイテンシーの削減であるのだが、その一方でダイの数が変わるとメモリー・コントローラーの数(＝利用できるメモリー・チャンネルの数)が変わってしまう問題があった。これを分離したことで、ダイの数とメモリー・チャンネルの数が連動しない仕組みが取れるようになった。

　まずはCompute Blockで、Core+L2、それとShared LLCから構成されるが、もう少し詳細な構造が下の画像だ。

Fan-out Fabricの概要。Core+L2とShared LLCの色が違うのはダイが異なるからである

Compute Blockの構造。Snoop Filter周りについては後述する

　LLCをBase Tileに置き、その上のCompute Chipletと接続されるという構造そのものは、昨年発表されたClearwater Forestと同じ仕組みである。異なるのは、Clearwater ForestはActive Base Tileにメモリー・コントローラーまで搭載されていたが、Diamond RapidsはLLC+Snoop Filterだけの構成になっていることだ。

　次がFabric Hubである。下の画像で見ると2つのFabric Hubがあり、中が2つに分離しているように見えるが、おのおののFabric Hubはどちらもモノリシックな構造である。

いわゆるアクセラレーターが水色、それ以外が茶色で色分けされているだけである

　後で出てくるが、このFabric Hubの構造というか、CBB(Compute Building Block)とFabric Hubの接続はやや複雑で、上の画像にあるように1つのFabric Hubに4つのCBBすべてが接続され、またFabric Hub同士もおそらく相互接続されている。

　Fabric Hubの内部が下の画像であるが、Die 2 DieのI/Fが6つあることがわかる。このうち4つがCBBとの接続に使われ、残り2つがFabric Hub同士の接続に使われるという構成になっているように見える。

I/O FabricとMemory Fabric、両方のブロックにSnoop Filterがあるのも解せないが、おそらくI/O Fabricの方はアクセラレーターが利用するMemory BlockとI/O Cahcing用のみを対象としたSnoop Filterであろうと想像される

　メモリー・コントローラーの内部が下の画像である。これが1ch分なので、1つのFabric Hubには8ブロックあることになる。

MVF(Memory Value Function)はなんだろうと思ったが、CXL Memoryにおける1LM(One Local Memory:CXLとDRAMを同一のメモリーとして扱う)とFlat2LM(Flat 2 Level Memory:ソフトウェアから見ると差はないが、ハードウェア的にはDRAMとCXL Memoryを分けて扱う方式。データ配置や階層化、ミラーリングなどを可能にする)のハンドリングを行なう機能とのこと

　一方のFlexbus I/O Fabricであるが、4×PCIe Gen6x16とPCIe Gen4×4の外部接続用I/Fに加え、QAT/IAA/DSAといったアクセラレーター、それとI/O Cache&Snoop Filterから構成される格好だ。

I/O Cache&Snooping用に16MBものSRAMが搭載されているというのもすさまじい