ロードマップでわかる!当世プロセッサー事情 第885回
TSMCも次世代「CFET」の全貌を披露! Forksheetスキップの背景と、世界最小6T SRAM実証で見えた2030年への布石
2026年07月21日 22時00分更新
連載882回と連載884回で、IBMとSamsungのCFETに関する論文を解説したので、次はTSMCの話である。そういえば連載883回では触れなかったのだが、TSMCが7月3日にみなとみらいでTSMC 2026 Technology Symposiumを開催した。今回紹介する話は、このテクノロジー・シンポジウムで公開されたロードマップの次世代以降の話になる。そこでまず簡単にテクノロジー・シンポジウムの内容を解説したい。
A14からA13/A12への進化と、ロードマップから消えた「Forksheet」の謎
下の画像が現時点でのプロセスロードマップである。2027年のN2X/A16は昨年からのアナウンスがあったし、これに続くのがA14というのは、これもすでに発表されている話である。
ちなみにA14に関しては昨年発表されており、簡単に特徴も説明されていた。
今回はこの数字が少し訂正されており、A14では同一消費電力なら15%の動作周波数向上、同一動作周波数なら30%の消費電力減とされたほか、ロジック密度は23%向上すると説明された。この第2世代GAAであるA14ではNanoFlex Proと呼ばれる新しいトランジスタになるのだが、こちらの詳細は現時点では明らかにされていない。量産開始は2028年なので、2027年中にリスクプロダクションがスタートすると思われる。
このA14に光学縮小をかけたのがA13である。こちらは3%の縮小により、面積を6%削減可能になるとされている(性能面での改善はない模様だ)。IPの後方互換性も保たれており、A14からスムーズな移行が可能としており、2029年の提供開始が予定されている。ただ熱密度も上がると考えられるので、あまり発熱が多いチップは難しいかもしれない。
A13。昨今のニーズからすれば、6%の削減は結構バカにならない。例えば20×30mmのダイが19.4×29.1mmになると、1枚のウェハーからとれるダイの数は93個→98個、うち良品のダイは53個→57個(Defect Rateは0.1個/平方cmで仮定)まで改善するからだ
これと同時にA14にSPR(Super Power Rail)を適用したA12も、やはり2029年に提供予定とされる。つまりA14は標準ではSPRが入らないという話である。SPRの効果は連載883回で説明した通りだ。
ちなみにこのA12の後については、昨年のVLSIシンポジウムにおける招待講演を連載837回で説明したが、この時にはForksheetを挟んでCFETに移行するという話をしていた。ところが今年の説明ではForksheetを挟まずに直接CFETに移行する方向を模索している模様だった(明確にForksheetをやらないと説明されたわけではない)。
その連載837回ではimecのロードマップをご説明したが、こちらでは早くもForksheetは省かれている。連載837回でも説明したが、Forksheetはわずかに寸法を縮められる一方で性能への影響が大きく、また構築もいろいろ大変なので、これをパスして早期にCFETに移行する方が得策、と判断された可能性が高い。ちなみに説明の中でCFETを用いた世界最小の動作可能な6T SRAMビットセルを実証したことに触れたが、これが今回の本題となる。
A14と同時期に投入されるのがN2Uである。このN2Uはハイエンド向けとメインストリーム向けの両方で提供されるもので、ジオメトリをいじるのではなく、DTCO(Design Technology Co-Optimization:半導体の回路設計と製造プロセスを同時に最適化する手法)をさらに進めることでPPA(Power, Performance and Area)をより最適化する。
N2Uが、同一消費電力で動作周波数が3~4%向上、同一動作周波数で消費電力8~10%削減というのはN2→A16よりも伸び幅として小さい。ただロジック密度が2~3%向上するのはN2→A16では実現されていない。基本はN2そのままなので、IPの再利用やDRM/SPICEなどの結果は当然N2のものがそのまま利用できるとする
変化の度合いはN2から比較してそれほど大きな数値にはならないが、N2がこのN2Uに置き換えられて今後長く使われていくことになると思われる。またこのN2Uで導入されるDTCOの技法はA14→A13にも適用されるという話であった。
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