ロードマップでわかる！当世プロセッサー事情 第885回

TSMCも次世代「CFET」の全貌を披露！ Forksheetスキップの背景と、世界最小6T SRAM実証で見えた2030年への布石

CoWoSの端境期と、4年目を迎えたTSMC流「Aligned CFET」の成熟度

　プロセスに続いてCoWoSのロードマップも示された。説明では特に問題もなく、2029年には14レティクルを超える大型CoWoSパッケージを導入予定という話だけで終わったが、実際にはRubin Ultraのキャンセルに絡んで2027年の9.5レティクルがどうなるのかまだ見えていない。

5.5レティクルに関しては歩留まりが98%を超えたのはその通り。問題は9.5レティクルである

　最近TSMCはCoPoS(Chip-on-Panel-on-Substrate)の開発を急ピッチで進めており、また生産ライン構築にも余念がないが、ただCoPoSの提供が始まるのは2029年頃とされており、それまでの間をどうつなぐかが目下の問題になっているように思われる。このあたりの話は、NVIDIAのロードマップのアップデートをする際に改めて説明したい。

　あと、光電融合ということでCOUPEの進展についても言及があったが、こちらも特に新しい話はなかった。

COUPE搭載CPOの電力効率。実のところ効率やレイテンシーは、CPOとチップをどうつなぐかの方が比重として大きくなっているので、ここを変えると効率やレイテンシーも変わる

　さて話をVLSIシンポジウムの方に移す。TSMCはTFS 2.1で"CFET Demonstration for Future Logic and SRAM Technology"と題した講演を行なった。名前の通りCFETを使ってLogic(Ring Oscillator)とSRAMを構築したという話である。先に「CFETを用いた世界最小の動作可能な6T SRAMビットセルを実証した」と書いたが、その話である。

　TSMCのCFETはSamsungなどと同じくAligned Designを採用している。実を言えばTSMCによるCFETの構築はこれで4年目となる。

この図がCFETの構造が一番わかりやすいと感じた。ドレインを縦に配し、その手前にNMOSとPMOSを縦に並べる形状である

2023年のIEDMでまず1 SheetのCFETの構築が発表され、2024年のIEDMではこれを利用した

　今回の大きなポイントはN/PMOSともに2 Sheetになったこと、それとMulti-Vtの実装に成功したことである。CFET単体とInverter、SRAM、Ring Oscillatorは昨年のIEDMですでに構築が発表されていた。

Ring Oscillatorは101段のInverterに800～1000個ほどのトランジスタで構成されるFrequency Dividerなどで構成され、動作したことが発表されている。元論文にはっきり"approximately 800-1000 transistors."と書いてあるのだが、なぜ正確な数字が出てこないのかは謎だ

　CFETの構築方法は2024年に発表されており、基本的にモノリシックな形で構築できることが発表されている。

IBMの方式(PMOSとNMOSを別々に作ってつなぐ)と明確に区別するためか、TSMCはmCFET(Monolithic CFET)と称している

　ただ大きな違いとして、2024年の手順にはMulti-Vtの対応がない。これを追加したことと、あとここでは"Nanosheet stack formation"と一行でまとめられているが、実際にはこれもSheetの数が2枚に増えているので手順的にはだいぶ多くなっている。そもそも上の画像の手順はだいぶ省略された工程もある。

IEDMではスライド資料が公開されていないので、講演ビデオからのキャプチャーの関係で、Vertical dipole patterning/WFM & metal gate dispositionの部分が黄色くなっているが、これはここを説明しているというだけの話である

　上の画像が2024年のIEDMで説明された工程であるが、項目がずいぶん簡素化されているのがわかる。大きな流れで言えばSamsungの工程と基本的には同じに思える。ここでキーになる技術として、MOL(PMOSとNMOSのDrainをつなぐインターコネクト)をどう構築するかという話が出てくるが、ここはSamsungとはやや異なっている。

このMOLの構築は2024年のIEDMで発表されている

　TSMCではvMDLI(vertical Metallized Drain Local Interconnect)プロセスという技法を構築し、これで抵抗と寄生容量を減らしたとしているが、そのvMDLIプロセスの具体的な詳細は公開されていない。

　トランジスタの特性は、これは1 Nanosheetの場合であるが、Ion/Ioffの比が10⁶を超えており良好とされる。またドレイン電流とドレイン電圧の特性も、BMD(Backside Metalized Drain:上の画像の下側、紫色部分)プロセスをうまく構築したことで良好な特性だとしている。

トランジスタの特性。左はId-Vgs(ドレイン電流対ゲート電圧)、実線がトランジスタがOn・破線がOffの時のものである

　この後トランジスタの特性やバイポーラ特性、インバータの構築とその動作特性といった話も説明されたが、これらはいずれもIEDM 2024の発表のおさらいになっていたのでここでは割愛する