ロードマップでわかる！当世プロセッサー事情 第784回

Intel 3は300～500MHz動作周波数が向上する　インテル CPUロードマップ

同じリーク電流なら動作周波数が15%ほど向上する

　次にFEOL、つまりトランジスタ層の話である。OverallとしてRing Oscillatorを構成した場合の動作周波数は、同じリーク電流なら15%ほど動作周波数が向上するとしている。

リーク電流なら15%ほど動作周波数が向上する。Ring Oscillatorは基本的な評価(マイコンで言うところのLチカ)によく使われる回路であって、単純にトランジスタ性能の目安としてよく利用される

　もう少し細かなトランジスタ特性が下の画像だ。

消費電力は電圧の2乗に比例するから、電圧を下げれば基本的には駆動の消費電力が下がるし、運が良ければリーク電流も下がる

　Intel 4の時の特性が下の画像であり、ULV～HVTまですべてのケースでより動作電圧が下がっていることが見て取れる。

Intel 4の電力特性

　これが実現できた理由は、Finの形状を工夫してより特性を向上させた(以前はFinの形状が末広がりだったのが、もう本当に横から見ると棒という感じになっている)ほか、コンタクトの接合方法を工夫したことだとしている。

　そのコンタクトの接合方法に関するスライドが下の画像である。Gate ViaやGate、Contactの周囲の絶縁層がより広く取られている。その一方でGate ViaとGateの接続部は、Intel 4よりもよりしっかりと接続されているのがわかるかと思う。

この断面写真で見る限り、Gateの接続部はGateがGate VIAを包み込むように接続されているように見える。Intel 4では水平面で接続されているが、Intel 3では側面まで使って接触面積を増やしたようだ

　結果として、Intel 4→Intel 3で接続部の抵抗(Contact Line Resistance)が25%、全体の寄生容量(Overlap Capacitance)が20%削減されたとしている。これだけ配線部の抵抗や容量が減ったら、それは特性の向上に大きな寄与が見込めるだろう。

　このContact Gate周りの工夫やFin構成の改善のほかにもいくつか改良点はあるのだろう。結果としてトランジスタの特性もだいぶ改善された。

トランジスタの特性。Ioffはトランジスタがオフの時に流れる、要するにリーク電流を示しており、Intel 4では20nA/μmとされていた。したがってリーク電流そのものは5分の2になる計算だが、それが5分の1というのはゲートの寸法も変わっているということだろうか

　Intel 4の場合、Short Channel EffectsはPMOSがSS:～75mV/dec、DIBL ～77mV/V、NMOSが75mV/dec、DIBLは～62mV/Vだった。SS(Subthreshold slope)も、DIBL(Drain-induced barrier lowering)も、それが大きいほど大電圧をかけた際の性能低下が大きくなる。このあたりも性能改善(特に高速動作時の消費電力を抑えること)に貢献しているものと思われる。