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10nmではトランジスタ密度を2.7倍に！　インテル半導体ロードマップ

2017年08月07日 12時00分更新

文● 大原雄介（http://www.yusuke-ohara.com/）　編集●北村／ASCII.jp

10nmではFinFETをより薄くより高くすることで
ダイエリアのサイズを稼ぐ

　さて、次が10nm世代だ。インテルは、この世代でも3種類の派生型を提供する。10nm、10nm+、10nm++である。この10nm世代では、インテルはさまざまな改良を予定している。

10nmの基本的なアプローチは14nmの時と同じで、性能を上げる方向である。ここから見るに、14nm+/14nm++で利用したテクニックを10nmでも利用できる、と予測しているのかもしれない

　同社は最近Hyper Scalingという言葉を使い始めた。これは「普通のScaling以上に微細化をする」という意味で、14nmについてもHyper Scalingだとしているが、10nmについても同様である。

10nm Hyper Scalingの性能比較。Gate PitchとFin Pitchの積で比較すると面積が63%(密度で言えば1.6倍弱)にしかならないが、Dummy GateをSingleにしたり、Gate Contactの位置を変えたり、Cellそのものを縮小したりという工夫で、2.7倍のトランジスタ密度を実現できたとする

　まずFinFETそのものについては、より薄く、しかも高い方向に進化している。薄いだけでは駆動電流が減ってしまうので、その分高さを稼いだ形だ。

14nm世代の寸法は連載267回で紹介しているが、Finの高さとPitchはどちらも42nmとされていた

　Gate Pitchは54nmまで縮小されており、これは他のファウンダリーのものと比較しても圧倒的に小さい、とする。

Gate Pitchは54nmまで縮小。インテルの登場時期は2017年中としているが、さて

　同様に、Metal Pitchも圧倒的に小さいとしている。

Metal Pitchは、トランジスタと同じ層に形成する配線の間隔だ

　次はややわかりにくいが、Contactをどこに設けるかという話である。LSIでは一番下にトランジスタの層があり、その上に配線層を重ねていくが、そうなるとトランジスタと配線層を垂直な配線でつなぐ必要がある。

トランジスタの外にContactを設ける必要がない分、面積を10%ほど削減できるのは理にかなっている

　この垂直な配線がトランジスタにつながる部分がContactという部分で、従来だとこれはFinを外した場所に設けられていたが、10nmではこれをFinの真上に構成するようにした、という。

　この技法そのものは以前から研究されており、FinFETに限らずプレーナ型のトランジスタでの研究もなされていた。インテルは2012年に、Contactに関していくつかの特許も取っている(例えばこれ)。

　ただ実用化にあたっては、特に信頼性の問題が大きく、これまでなかなか実用化にこぎつけなかった。このあたりをどう解決したのかは不明だが、インテルは10nm世代でContactをFinの真上に構成する方式を全面的に採用するとしている。

　またCellの作り方にも手を入れた。従来、Cell Libraryでは両横のCellとの境界にDummy Gateを設けて敷居としていたが、10nm世代ではCellとCellの境界に1つだけDummy Gateを挟む形で、Dummy Gateの数をCellあたり1つ減らすことに成功したとしている。

Dummy Gateの数をCellあたり1つ減らせる「Single Dummy Gate」。複数のFinを持つトランジスタの場合には相対的に効果が薄いが、図のように2 Finの構成であれば、ゲートが4つから3つに減る計算なので、面積を33%削減できることになる

　このSingle Dummy Gate、これまでは特に複数Finのトランジスタの構成では、Finの中央の特性と一番端のDummy Gateに一番近いところで特性のばらつきが多く、これをカバーするのにDummy Gateをデュアルで入れるのが有効という話があったのだが、これをインテルはうまくコントロールすることでDummy Gateの数を減らせたということになる。

　また、Cell Libraryの高さそのものも大幅に減らしたことで、エリアサイズを大幅に削減できたとしている。