ロードマップでわかる！当世プロセッサー事情 第101回

Ivy Bridgeで採用の新技術 トライゲートとはなにか？

微細化による高速化と省電力化を妨げる
リーク電流の問題

　トランジスターの場合、まず最初に出てきたのが「Subthreshold Leakage」(サブスレッショルドリーク電流)の問題である。ついで「Gate Leakage」(ゲートリーク電流)の問題が現われ、最後に「Junction Leakage」(接合リーク電流)が問題となってきた(図3)。

図3 トランジスターを襲う3種類のリーク電流(Leakage)

　サブスレッショルドリーク電流というのは、ようするに「パッキングを薄くしすぎたので、蛇口を閉めても水が駄々漏れになる」状態のようなものだ。ゲートリーク電流は「蛇口を閉めたら、蛇口のノブあたりから水が漏れ出してしまった」状態。接合リーク電流は「蛇口の手前の水道管で水が漏れ出してしまう」状態になる。

　実のところ、こうした問題の登場は昔から予想されていた。下のスライドはこれを示した予測である。180nm世代ではそれほど大きな問題になっていないサブスレッショルドリーク電流が、65nm世代ではおおむねね1000倍近くに跳ね上がっている。さらに45nm世代では、加えてゲートリーク電流も同程度に増えると予測されていた。縦軸が対数グラフである点に注意されたい。

半導体業界の国際会議「Micro Processor Forum 2003」で公開された、トランスメタ社の発表の一部。ゲストとしてビデオ公演した東京大学の桜井貴康教授による説明スライドから

　インテルのプロセスの場合、65nm世代どころか90nm世代でも無視できないサブスレッショルドリーク電流が発生した。これがPrescottコアPentium 4の息の根を止める原動力(？)になったのは、連載61回で解説したとおりである。

歪シリコンにHigh-Kメタルゲート
リーク電流対策に用いられた手法

　そこで、こうしたリーク対策をどこまで施すかが、トランジスター開発の主要なテーマになり始めた。下のスライドは90nm世代以降のインテルのプロセスをまとめたものだが、例えば90nmと65nmで利用された歪シリコン(Strained Silicon)は、半導体に「物理的に歪ませる」ことで、電荷の移動速度を上げる技法であった。これによって、歪シリコンを使わない場合よりも高速にトランジスターを動作させられるようになったし、これを逆にサブスレッショルドリーク電流を減らす方向に使うことで、性能を確保しながらリーク電流を減らすことに成功している。

90nm世代以降のインテルのプロセス技術の進化。これ以前の130nm世代では、「リーク電流による消費電力は全体の1割程度」と説明されていた

　同様に、45nm世代で導入された「HKMG」(High-K/Metal ゲート)は、ゲートリーク電流削減に貢献する手法だ。こちらは誘電率の高い(High-K)材料をゲートに配することで、絶縁膜の厚みを減らさずにスイッチング速度を確保する手法である。それまでは、プロセスの微細化にともなってゲートの絶縁膜もどんどん薄くなり、ついに65nm世代では原子3つ分というところまで来てしまった。ここまで薄くなれば、電流が漏れても致し方ないところである。

　High-K材料を使うと、この原子3つ分の場合と同じ程度のスイッチング速度を、もっと厚い(＝電流が漏れにくい)絶縁膜経由で実現できる。ただし、このHigh-K材料は相性問題が強く出やすく、これまで電極(図2、3の黄色い部分)に使ってきたポリシリコンとの親和性が悪いという問題があった。そこで、ポリシリコンとHigh-K材料の間に金属を挟み、直接両者が接触しないようにするのがメタルゲートというわけだ。