ロードマップでわかる！当世プロセッサー事情 第863回

銅配線はなぜ限界なのか？ ルテニウムへの移行で変わる半導体製造の常識と課題

配線がうねる？ ルテニウムの弱点を克服する「型枠」の知恵

　ではCuの代わりとして有望なのはなにか？　候補としてあがっているのはRh(ロジウム)/Ir(イリジウム)/Mo(モリブデン)/Co(コバルト)/Ni(ニッケル)/Ru(ルテニウム)といった材料になる。

　ここで重要なのは、微細化の邪魔にならないように、(Cuのような)バリア層を必要としないこと、それとエレクトロマイグレーションに強いことだ。

抵抗が低い方が好ましいが、これはもはや必須条件ではなくなっているのが興味深い

　さて、インテルはRuが有望と説明したが、実際にはいろいろと問題がある。Ruを使う場合、Line Wigglingと呼ばれる現象が発生する。

インテルは10nmでCoをM0/M1に採用したわけだが、後述するLine Wigglingの話を踏まえるとよくCoで実装したな、と思う。あるいはこれが最初の10nmの問題の一因だったのかもしれない

Ruを埋め込む前は比較的均等になっているのが、RuをCVD(Chemical vapor deposition:化学気相成長法)で積層していくと、配線が不均一になっていくのがわかる

上の画像でRuを積層後、CMP(Chemical Mechanical Polishing)で削った後がこちら。さらに不均一さが際立つ

　配線の太さが不均一になるわけだが、これは配線の抵抗増の大きな要因になる。

Line Wigglingが発生すると、細いところができてしまうのが問題だ

　なぜこれが発生するのか、というメカニズムをファスナーに例えたのが下の画像である。Ruがお互いに引っ張り合うように作用し、結果として形が変形してしまうわけだ。

Line Wigglingをファスナーに例えた解説。引っ張りあった部分は結局Ruの幅が狭くなり、逆にその両脇は広くなる形になる

　この現象はRuだけでなく、表面エネルギー(Surface Energy:物質の界面(表面)と内部で異なる分子のエネルギー状態であることに起因して発生する、界面あたりの過剰なエネルギー)が大きい材料ならば発生しやすくなる。

RuとCoはどちらもLine Wigglingが発生しやすいが、TaN(窒化タンタル)やTiN(窒化チタン)では表面エネルギーがずっと少ないので、Line Wigglingが起きにくい

　ちなみにLine Wigglingは、Template Material(型枠の材質)によっても変わってくる。要するにZippingが起きそうになっても(＝Ru同士で引っ張り合いが発生しても)、型枠の形状が変わらなければLine Wigglingは発生しないからだ。

固い(引張強度の高い)材料を型枠として使うほどZippingが起きにくく、結果としてLine Wigglingが起きにくくなるとされる

　これを踏まえてのRuを利用しての配線構築方法が下の画像だ。つまりまずTiNで型枠を作り、Ruを埋め込んで配線層を構築。次いでCMPで上面を削り取りTiNを除去し、Low-K材料を埋めて完了だ。

Ruを利用しての配線構築方法。TEOS(Tetra Ethoxy Silane:テトラエトキシシラン膜)は広く利用されている層間絶縁膜である

　加工手順の各段階における断面写真が下の画像となる。そして作業完了したあとの配線の様子をLow-K材料を使った場合と比較したのがその下の画像だ。

加工手順の各段階における断面写真。各段階でRuの配線の太さはほぼ均一になっているのがわかる

Low-Kと比較した。TiNを使った場合でもLine Wigglingが起きていないとは言わないが、Low-K材料の場合よりもずっと良好である

　配線間のリーク電流の測定結果が下の画像で、90%の確率で目標値よりも3桁以上低いリーク電流を示しているのがわかる。

配線間のリーク電流の測定結果。完全にはLine Wigglingを防止しきれていないあたりが、10%程度目標よりリークが多い理由かと思われる