ロードマップでわかる！当世プロセッサー事情 第847回

国産プロセッサーのPEZY-SC4sが消費電力わずか212Wで高効率99.2％を記録！ 次世代省電力チップの決定版に王手

1チップで50TFlopsを達成予定の最新プロセッサーPEZY-SC4s

　ここまでの話はPEZY-SCシリーズ全部に共通する話だが、ここからはSC4sの実装の話となる。PEそのものの構造は変わらない。

PEの動作周波数は1.5GHzで、これはPEZY-SC3と変わらない

　このPEを4つ集めたものをVillageと呼び、そのVillageを4つまとめたものをCityと呼ぶ。このCityには追加でL2 I-CacheとL2 D-Cacheが搭載される。

Villageには追加のキャッシュは存在しない。L2 CacheとI-CacheとD-Cacheで分けるのがやや珍しい

　そのVillageを16個まとめたのがPrefecturesと呼ぶのだが、実際にはここで冗長Cityが2つ搭載されており、物理的には18 Cityで1 Prefectureを構成している。

1 Prefecturesは、全部では4×4×16×8＝2048PEとなる

　PEZY-SC4sがPEZY-SC3と異なるのはここからで、PEZY-SC4sは8 PrefectureでStateを構成しており、このStateに64MBのLLCが搭載されている。ところがPEZY-SC3では16 PrefectureでStateが構成されており、そこに64MBのLLCが搭載されていた。

PEZY-SC3では合計4096PEなので、PE数で言えば半減していることになる

　さらに言えばPEZY-SC3sでは2 PrefectureでStateが構成されている。したがってPEZY-SC4sの性能はPEZY-SC3の半分程度でないとおかしいのだが、実際にはPEZY-SC3を上回る性能となっている。

PEZY-SC3sは2 PrefectureでStateが構成されている。State内のPrefectureの数はわりと自由に構成できる

　Photo14がPEZY-SC3sまでのPEの内部構造であり、整数レジスターは64bit、浮動小数点は128bit SIMD構成でそれぞれ32個づつ搭載される。ALUで浮動小数点演算も可能であり、64bit倍精度ならALU1つ当たり2FLOP/サイクル、これが2つあるので4FLOP/サイクルという計算になる。

デコーダーは1サイクルあたり2命令を処理できる。命令長は32bitとのこと

　実際計算してみると、PEZY-SC3では実質3.2FLOP/サイクルほどになるが、これはメモリー不足に足を引っ張られている可能性が高い。対してPEZY-SC4では8.0FLOP/サイクルになっており、かといってALUを4つにしているとも思えないので、おそらくSIMDレジスタが256bit化されたものと思われるのだが、このあたりの詳細は今回公開されていない。

　このPE(というかState)がチップの大半を占めており、他にマネジメント・プロセッサー、HBM3×4、PCIe Gen5×16、インターナル・バスなどが詰まっている。最終的なダイサイズは555.68mm²ほどになっている。

PEZY-SC3に比べると、PEの密度はやや低い。8つあるPrefectureの中央に大きく空隙があるのがわかる。L2にしてはやや大きすぎる気もするのだが、後述するCrossbarなのかもしれない

以前は6コアのP6500のクラスター×2がチップ上辺の両側に配されていたが、今度は非常に小さい領域で済んでいる

HBM3×4は、PEZY-SC3のHBM2 I/Fとほぼ同じ場所に配される

PCIeもx48→x16に減ったことで、大分面積の節約になったようだ

両脇のHBM3のI/Fに挟まれた部分がLLCで、これらと接する形。Crossbarそのものが2つに分かれているが、Prefectureを分断するように配されている横方向のエリアが、2つのCrossbarの接続およびPrefectureとの接続部なのかもしれない

レジスターファイルとローカルメモリー、L1/L2/L3 キャッシュの合計は200MBにもおよぶ