ロードマップでわかる！当世プロセッサー事情 第626回

インテルがプロセスの命名規則を変更した理由と今後の展望　インテル CPUロードマップ

Intel 18AまではASMLのEUVステッパーを使用
Intel 20Aでは配線幅が13.5nmから8nmに微細化する予定

　そして2024年前半に同社が投入するのがIntel 20Aである。この20Aは、RibbonFETとPowerViaの2つが大きな特徴となる。

Intel 20Aは、まだ性能や特徴の詳細が一切明らかにされていない

　RibbonFETというのはGAAFET(Gate All Around FET)の一種で、GAAのインテルでの呼び方と考えればよい。GAAはSamsungが当初4nm世代(その後3nm世代に移動)に採用予定だった技術で、連載418回で簡単に解説しているが、これはわかりにくい。

インテルはFinFETに対する利点として、駆動能力を増やすにはFinFETではFinの数を増やす必要があるから、トランジスタが横に広がるので面積が増える。対してRibbonFETは上にRibbonを積み上げる形で実現できるので、面積が増えないことを挙げていた

　下の画像はSamsungが2018年のIEDMで発表した3nm世代のGAA(SamsungはMBCFET:Multi Bridge Channel FETと称している)の構造だが、垂直にそびえ立つゲートに、きしめん状のチャネルが複数突き刺さる格好である。

GAAの構造。2018年にSamsungが発表した“3nm GAA Technology featuring Multi-Bridge-Channel FET for Low Power and High Performance Applications”という論文より抜粋

　このきしめんの正体はナノシートであるが、GAAとしては他にもナノチューブを使った構成なども提案されている。ただインテルのRibbonFETのRibbonもやはりナノシートと思われるので、おそらくナノシートを使うのが主流になっていくように思われる。

　もう1つの特徴がPowerViaである。これは電源配線を「裏から」行なう仕組みである。これまでは配線層の間をぬって電力を供給する必要があったため、配線の自由度が阻害されることがあった。

PowerVia。ただ裏に廻したことで、電源配線のインピーダンスが増えそうな感じもあるし、確実に製造工程が増えて面倒になる気もする

　そこで配線層を裏に廻すことで、より配線の自由度を高めるこを狙ったものと考えられる。Intel 20Aに関しての情報は程度であるが、これに続いてIntel 18Aが2025年前半の利用開始を狙って開発中とされている。

これはかつて、5nm++とされていたプロセス

　実はこのIntel 18Aに間に合うかどうか微妙なのが、High NA EUVステッパーである。現在インテルを含めてEUVを利用しているファウンダリーはすべてASMLのEUVステッパーを使っている(というよりASMLしかステッパーを提供していない)が、これはすべてNA 0.33の製品である。

もちろんHigh-NAのEUVステッパーを導入するのはインテルだけでなく、TSMCやSamsungなども当然導入する見込みだ

　NAはレンズの開口数のことで、これが大きいほど細かなパターンの描画が可能である。このあたりの話は連載252回で説明しているが、NAが0.33の場合の解像度は13.5nm程度なのに対し、NAを0.55に高めるとこれを8nmまで縮小可能である。

　ただし、このためのレンズが非常に作りにくいという問題があり、かつてのASMLのロードマップでは現行のNXE:3400シリーズの後継(NXE:Nextと称されていた)がNA 0.55に対応という話だったのが、最新のロードマップではNA 0.33のNXEシリーズとは別に、NA 0.55のEXE:5000シリーズを2024年末までに開発完了させるという話になっている。

NA 0.55では8nm幅の配線がシングルパターニングで構成できるようになるとする

　これはタイミング的にギリギリであり、なんとなくIntel 18AまではNA 0.33のまま行き、その先でNA 0.55にステッパを置き換える格好になりそうな気がする。