ロードマップでわかる！当世プロセッサー事情
― 第124回
CPU黒歴史 インテルを慌てさせたK8 製造でつまずく
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「SledgeHammer」こと0.13μm SOIプロセスで製造された第1世代Opteron(写真はOpteron 242) |
CPU黒歴史AMD編の第3弾は、「SledgeHammer/ClawHammer」のコード名でおなじみの、第1世代の「K8」アーキテクチャーの話である。K8世代はおおむね成功を収めたと言え、そのおかげか今では忘れられているのだが、出だしの第1世代は散々だった。
99年に発表されるはずが
2002年までずれこんだHammer
K8ことHammerの構想が最初に発表されたのは、1999年に開かれた半導体業界のイベント「Micro Processor Forum」(MPF)でのこと。講演を担当したのは当時のAMD CTOであるフレッド・ウェバー(Fred Weber)氏である。この時は講演のタイトルは、当初「An Athlon-Family Processor for Workstations and Servers」だったのが、「The AMD Athlon Processor: Future Directions」に変更され、内容もHammerそのものではなく、「LDT」(Lightning Data Transfer)こと「HyperTransport Link」とx86-64命令の説明に終始した(関連記事)。
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| 当初は「LDT」と呼ばれた、HyperTransport Linkの概念図。この時点では将来のAthlon MP向けインターフェースという説明だった | | LDTを使ったMP構成の構図。何のことはないOpteronの構造そのものである |
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RISC CPU(Alpha)とx86を比較して、ほとんど性能差がなくなったことを示した図。つまり今後はRISCに代わって、x86が使われるようになるという見通しを示し、そのためにはいち早く64bitに移行したRISC CPU同様に、x86の64bit対応が必要だと主張した |
翌2000年のMPFでは、「Athlon MP」とAMD-762チップセットが申し訳程度に紹介されただけで、この時点ではx86-64の話なども一切なし。しかし、2001年のMPFでは再びウェバー氏が登壇し、ここで初めてHammerアーキテクチャーが発表された。
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| Hammerのコアの内部構造。おなじみの図版であるが初登場したのはこの2001年 | | ノースブリッジの構造。細かなエントリ数なども明らかにされているあたり、この時点で設計が終わったことが見て取れる |
発表時点では性能に関する話は皆無であった。性能についての説明があったのは、翌2002年のMPFである。当時のスライドではSPECint 2000とSPECfp 2000の数字のみが示されているが、講演会場では動作周波数に応じての性能も示されていた。また、マルチコアにおけるメモリー帯域も公開され、拡張性が確保されていることが示された。
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2002年に公開されたHammerの性能 |
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| Opteronの試作品は1.2/1.4/1.8/1.9/2.0GHzの各周波数で、SPECintの結果をグラフ化したもの、Xeonの方はSPECに公開されている数字を元にしている | | 同様にOptreron試作品とXeonでのSPECfpの結果をグラフ化したもの |
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