このページの本文へ

前へ 1 2 3 次へ

ロードマップでわかる!当世プロセッサー事情第464回

あと1年は10nm製品を投入しないと明言 インテル CPUロードマップ

2018年06月25日 12時00分更新

文● 大原雄介(http://www.yusuke-ohara.com/) 編集●北村/ASCII.jp

  • この記事をはてなブックマークに追加
  • 本文印刷

 前回に続き今回もインテルの話だ。もっともCPUというよりは10nmプロセスの話がメインではあるのだが。

あと1年は10nm製品を投入しないと
インテルが対談で明言

 COMPUTEX開催前の今年5月15日(米国時間)、J.P.Morganの64th Annual Global Technology, Media, and Communication Conferenceが開催され、ここでインテルのMurthy Renduchintala氏(Chief Engineering Officer & Group President of Technology, Systems Architecture & Client Group)とJ.P.MorganのアナリストのHarlan Sur氏(U.S. Semiconductor & Semiconductor Capital Equipment Research)が対談した。

 この対談はインテルのウェブキャストで聞けるが、幸いにも対談の書き起こしがSeeking Alphaに掲載されている(閲覧には無償の登録が必要)。

 さてこの中で「まだわれわれは10nmのサーバーロードマップは一切明らかにしていないが」と前置きした上で「今年と来年、われわれは14nmベースのデータセンター向け製品を投入する」と明確に述べており、少なくともXeonは2020年まで10nmに移行しないことが明確に語られた。

 一方それ以外の製品についても、歩留まりが想定より低いことを認めたうえで「われわれは今後12~18ヵ月かけて10nm製品のコストと歩留まりを改善する予定で、その間は14nmプロセスを利用した製品のロードマップが予定されている」としており、早くても1年後、下手をすると2019年末まで、Xeon以外についても10nm製品が投入されないことがはっきりした。

 ちなみに前回紹介したCannon Lake、さっそくドイツのComputerBaseがダイ写真を公開したが、ダイサイズは71mm2と報告されている。

 連載419回で紹介したが、インテルは14nm→10nmで2.7倍のトランジスタ密度を実現している。実際には構造がいろいろ違うので(Single Dummy GateやContact Over Active Gateなど)、理論上は2.7倍といっても実際にはそこまで高密度にはならないだろう。

 Gate PitchとFin Pitchの積で言えば1.6倍程度なので、実際はこの2つの数字の間だろうか。ということは10nmで71mm2ということは14nm世代で言えば114~192mm2の間に相当することになる。

 Kaby Lake世代の4+2(Quad Core+GT2)のダイサイズが126mm2という話なので、やはりこのダイは4+2構成で、これのGPUと2コア分を無効化して2+0としてリリースしているのではないかと思われる。

10nmプロセスの問題点は深刻
製品の作り直しではなく、設計自体をやり直し

 さて、それでは肝心の10nmになにが起きているのだろう。連載453回で、10nmプロセスのMetal PitchとContact Over Active Gateがいろいろ難しい、と説明した。

 これが難しいのはその通りなのだが、もっと厄介な問題に直面しており、これが理由でほぼプロセス(正確に言えば配線層)の作り直しを余儀なくされているらしい。

 「プロセッサーの作り直し」ではなく「プロセスの作り直し」である。要するに設計中のすべてのインテルの10nmプロセッサーだけでなく、ファウンダリーサービスにも影響が出る(再設計が必要になる)もので、それは投入時期が1年ずれても不思議ではない。

 配線層のなにが問題なのか? だが、ここからは推測が多分に入ってくるのでその旨ご了承いただきたい。まずインテルは10nm世代で、配線のM0/M1層を銅に替えてコバルトを導入する。これは昨年のIEDMで明確に明らかにされている。

 この理由はエレクトロマイグレーションの抑制である。エレクトロマイグレーションの定義は「電気伝導体の中で、移動する電子と金属原子の間で運動量の交換が行なわれ、これによってイオンの移動が発生し、結果として電気伝導体の材質の形状に欠陥が生じる」というもの。平たく言えば、電子が金属原子にぶつかりまくることで、金属の構造そのものが変形してしまうという現象だ。

 一般論としては、配線の幅が狭いところに過大な電流密度で電流を流すと、どんどんその配線に欠陥が生じてきて、最終的にvoid(配線が切れる)あるいはHillock(配線がショートする)といった現象が生じることになる。

 一度これが発生すると、もうその配線は使い物にならないわけで、冗長配線あるいは欠陥部の切り離し機構を搭載していない場合には、回路全体が動かないことになる。

 余談ながら、特にオーバークロックをさせるとこのエレクトロマイグレーションが進行しやすくなる。本来なら動作しないような周波数での動作を、強制冷却やオーバーボルテージで乗り切るわけだが、電圧を上げれば電流も増えるわけで、それだけ電流密度が上がるわけだから、加速度的にCPUの内部配線が劣化することになる。もっともこれは、ジサトライッペイ氏にとっては新しいCPUを購入する格好の口実ともなるわけだが。

前へ 1 2 3 次へ

この連載の記事

注目ニュース

ASCII倶楽部

最新記事

プレミアムPC試用レポート

ピックアップ

富士通パソコンFMVの直販サイト富士通 WEB MART

ASCII.jp RSS2.0 配信中

ASCII.jpメール デジタルMac/iPodマガジン