メーカーが協力し合い、SIAが発足
業界に付き物のさまざまな活動を一緒に行なう
前ページのことから、プロセスの微細化はファウンダリー1社でできるものではなく、製造装置や材料メーカーと共同で、結構早い時期から開発を始めないと間に合わないものである。そうなると「ではいつ頃にどんな半導体プロセスを使うのか、事前にある程度固めておいて、そこにあわせてみんなで協力しましょう」という話になるのは自然の成り行きである。
このまとめに一役買ったのが、前回も紹介したSIA(Semiconductor Industry Association)である。SIAは1977年に米国の半導体会社によって設立された団体で、例えば輸出や税対策、ロビー活動といったどんな業界にも付き物のさまざまな活動を一緒に行なおうというものである。
現在もSIAは活発に活動しているわけだが、この団体の中でグループを形成して、半導体プロセスのロードマップをまとめたものがNational Technology Roadmap for Semiconductorsである。最初にリリースされた1993年度版は残念ながら手元にないのだが、翌1994年度版は幸いにも所有している。
これは220ページほどのかなり分厚い代物で、まず業界全体の俯瞰と今後の展開、ロードマップに続いて、Design&Test、Process Integration, Devices & Structures/Environment, Safety & Health/Lithography/Interconnect/Materials & Bulk Process/Assembly & Packing/Factory Integrationのそれぞれについて、展望と現状、今後のロードマップ、問題や課題などについて説明をしている。
いくつかかいつまんで紹介すると、上の画像は“Overall Roadmap Technology Characteristics”で、それぞれ何年にどんな名前(プロセスノード)が実現し、その際に主要なパラメーターはどんな具合になっているかをまとめたものだ。
例えば上から二段目の“Logic(High Volume Microprocessor)”というのがCPUを示しており、1995年には4Mトランジスタ/cm2程度なのが、2010年には90Mトランジスタ/cm2程度まで向上するという意味である。
また中段にあるChip Frequencyというのはチップの動作速度そのもので、これによれば0.35μmで300MHz程度なのが、2007年には1GHzに達すると予測されている。予測の精度はともかくとして、これに向けて配線やトランジスタの寸法も縮めましょう、というのが次の表である。
こちらはCritical Level Lithography Requirement(露光システムに対する絶対的な要件)というものであるが、ここではそれぞれのプロセスノードにおける配線やトランジスタのゲート長、それを実現するための露光システムへの要件をまとめたものである。
ここでGate CD control at post etchと表現されているものがゲート長と普段呼んでいるものである。話を戻すと、連載238回で、下図のような配線の断面図を示したが、ゲート長というのは図のゲート部分の厚みである。
トランジスタというかFETは、このゲート部を経由してドレインからソースに電流が流れるので、つまりこのゲート部が短いほど、電流On/Offのスイッチング時間が短縮できる。例えるならドレイン→ソースは水道管で、間にゲートという名前の水道コックが挟まっている。
この場合ゲート長というのはパッキンの厚みというか大きさである。ブ厚いパッキンだと開け閉めに時間がかかるが、パッキンを薄くすれば少し捻っただけで流れるようになる。パッキンを小さくすることがそのまま高速化につながるわけだ。
同様にResolutionとして表現されているのは、“最小の寸法単位”の意味であるが、これは同時に配線幅でもある。すくなくともこの時期は、ゲートの幅と配線幅が一致していた。要するに小さく細いほど良い(その方が密度があがる)から、Resolutionの寸法をそのまま利用した形だ。
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