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【ISSCC 2005 Vol.1】ソニー、IBM、東芝ら、Cellプロセッサーを発表――PowerPC 970+8基の128bit SIMD RISC CPUのマルチコアCPU

2005年02月08日 22時06分更新

文● 西川善司(トライゼット)

ついにその姿を現わしたCellプロセッサーチップ。9つのプロセッサーを1つに収めたマルチコアCPUである Cellプロセッサーのチップを掲げる米IBMのジム・ケール氏
ついにその姿を現わしたCellプロセッサーチップ。9つのプロセッサーを1つに収めたマルチコアCPUであるCellプロセッサーのチップを掲げる米IBMのジム・ケール氏

米IBM(International Business Machines)社、ソニー(株)、(株)東芝の3社は7日、米国カリフォルニア州サンフランシスコにて現地時間の6日より開催されている半導体関連学会“ISSCC 2005(International Solid-State Circuits Conference 2005)”にて、“Cell”プロセッサーを正式発表した。Cellプロセッサーは“PlayStation3”と仮称されているソニーの次世代ゲームシステムのメインプロセッサーとして搭載される、まったく新しいプロセッサーとして注目を集めている。ジャーナリストの西川善司氏(トライゼット)によるISSCCのレポートをお届けする。

Cellプロセッサーのアーキテクチャーで特徴的なのは、独特のマルチコアアーキテクチャーを採用している点にある。“PPE(Power Processor Element)”と呼ばれるメインプロセッサー1基と“SPE(Synergistic Processing Element)”と呼ばれるSIMD(Single Instruction Multiple Data)構成のRISCプロセッサー8基の、合計で9コアから成り立っている。すべてのコアを並列動作させた時のトータル性能は、現行のパソコン用CPUの10倍以上を有する。

Cellのダイ写真。8基のSPEがダイサイズに占める大きさが分かる
Cellのダイ写真。8基のSPEがダイサイズに占める大きさが分かる

発表時点では、実験室レベルでの実動クロック周波数は4GHzを大きく超えているとのことで、最終製品段階での動作クロックは未定としながらも最大で4.0~4.5GHzの範囲となる見込みという。なおCellプロセッサー自体はゲーム機だけでなく、一般的なコンピューティングから家電製品のメディアエンジンとしての応用も想定されており、消費電力や熱設計、用途に応じた動作クロックはもちろん、後述する内部演算器構成を変えた多様なバージョンが提供される可能性が高い。

Cellプロセッサーのハイライト。「クロック競争はするつもりはなかったが、それでも現時点で最高速動作のプロセッサーとなった」(ケール氏) Cellプロセッサーのパフォーマンスは4GHz動作で256GFlopsにもなるという
Cellプロセッサーのハイライト。「クロック競争はするつもりはなかったが、それでも現時点で最高速動作のプロセッサーとなった」(ケール氏)Cellプロセッサーのパフォーマンスは4GHz動作で256GFlopsにもなるという

製造プロセスルールは次世代の65nmと予想されていたが、第1世代のCellは銅配線の90nm SOI/Low-kという一般的なプロセスとなった。総トランジスター数は約2億3400万。試作チップのダイサイズは221mm2。ウエハーサイズは300mmで、実際の製造はニューヨーク州East FishkillにあるIBMの工場と、長崎にあるソニーの工場で行なわれる。

Cellウエハーを前に並ぶ3社の代表。左から東芝 DIRECTOR OF ENGINEERING,STI DESIGN CENTERの増渕美生氏、IBM社Broadband Processor Technology Microelectronics Divisionのジム・ケール氏、ソニー・コンピュータエンタテインメント(株)半導体事業本部マイクロプロセッサー開発部部長の鈴置雅一氏
Cellウエハーを前に並ぶ3社の代表。左から東芝 DIRECTOR OF ENGINEERING,STI DESIGN CENTERの増渕美生氏、IBM社Broadband Processor Technology Microelectronics Divisionのジム・ケール氏、ソニー・コンピュータエンタテインメント(株)半導体事業本部マイクロプロセッサー開発部部長の鈴置雅一氏
左からCellプロセッサーのコア(大きさは約10mm×約20mm程度)、チップ表面、チップ裏面
左からCellプロセッサーのコア(大きさは約10mm×約20mm程度)、チップ表面、チップ裏面

オンチップメモリー(パソコン用CPUで言うキャッシュメモリー)のトータルサイズは2.5MB。うち512KBはPPE用の統合型2次キャッシュで、残りの2MBは8基のSPEに256KBずつ内蔵される。なおSPEに内蔵されるこの256KBのメモリーは、各SPE専用ローカルストアーメモリーという位置付けにあり、キャッシュメモリーというよりも、多用途に活用されるスクラッチパッドメモリー的なものだ

9つのRISCコアを相互に接続したマルチコアCPU

高クロック化競争に限界が見え始めた昨今では、CPUはマルチコア化の道を歩みつつある。Cellもこのトレンドに則ったものではあるが、その方向性は少々ユニークだ。同一CPUコアを複数個ワンパッケージ化したマルチコアCPUとは違い、Cellの場合は機能的にまったく異なるプロセッサーコアを1つにまとめあげたものであるからだ。今回発表された第1世代Cellプロセッサーは"1PPE+8SPE"の9コア構成だが、このPPEとSPEはそれぞれまったく様式の異なるプロセッサーアーキテクチャーになっている。

PPEの“PP”が“Power Processor”の略であることからも分かるように、PPE自体はIBMのCPU“PowerPC”アーキテクチャーを元にしたコアである。IBMのBroadband Processor Technology Microelectronics Divisionのジム・ケール(Jim Kahle)氏によれば、既存PowerPCコアの流用ではなく、ゼロからスクラッチデザインされた新コアであるとのことだが、PPEは“64bit Power Architecture with VMX”と説明されていることから、PowerPC 970(G5)系のコアであることは間違いない。ケール氏も記者の確認に対して、それを認めている。

PPEの役割はOSの動作を司ることと、タスク制御などになる。1基のPPE自身でハードウェアレベルでのデュアルスレッド動作に対応している。1次命令キャッシュと1次データキャッシュはそれぞれ32KBで、さらに統合型の2次キャッシュ512KBも備える。いわゆる一般的なCPUのイメージと変わらない。なおPPEはPowerPCのVMX(Vector Multimedia Extension:128bit SIMD命令用コプロセッサー)にも対応しており、ほぼ完全にPowerPC 970互換と見ていい。質疑応答の際には「Mac OSは動かないのか」という冗談めいた質問が飛び出したほどだ。

赤枠の部分がPPE。VMX対応でPowerPC 970互換のCPUコア
赤枠の部分がPPE。VMX対応でPowerPC 970互換のCPUコア

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